SU1319077A1 - Storage - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, а именно к запоминающим устройствам , и может быть использовано дл  организации задержки и перестановки данных . Цель изобретени  - упрощение устройства . Устройство содержит блок 1 синхронизации , регистр 2, счетчик 3 адресов, сумматор 4 по модулю два, элемент И 5, блок 6 пам ти, регистр 7, коммутатор 8, регистр 9, информационный вход 10, вход 11 начальной установки, тактовый вход 12 и выход 13. При поступлении последовательности данных на вход 10 они записываютс  в регистр 2, а затем в блок 6 по адресам старщих разр дов которых формируютс  соответствующие разр ды счетчика 3. Младший разр д адреса равен сумме по модулю два значений старшего и младшего разр дов счетчика 3 (формируетс  сумматором 4). В соответствии с временной диаграммой импульсов , формируемых блоком 1, осуществл етс  считывание данных из блока 6 в регистр 7. Коммутатор 8 в соответствии с управл ющим сигналом, формируемым на выходе элемента 5, на вход которого поступают значени  старшего и инверсного младшего разр да счетчика 3, пропускает данные либо с выхода регистра 2, либо с выхода регистра 7. На выходе-регистра 7, в который записываютс  данные с выхода коммутатора 8, формируетс  задержанна  последовательность переставленных соответствующим образом данных. 2 ил. (О (Л 0 со г о Фиг.1The invention relates to computing technology, namely to storage devices, and can be used to organize delay and permutation of data. The purpose of the invention is to simplify the device. The device contains a synchronization unit 1, a register 2, an address 3 counter, an adder 4 modulo two, an AND element 5, a memory block 6, a register 7, a switch 8, a register 9, an information input 10, an initial installation input 11, a clock input 12 and output 13. When a sequence of data arrives at input 10, they are written to register 2, and then in block 6, the corresponding bits of counter 3 are formed at addresses of the most significant bits. The lower bit of the address is equal to the sum modulo two high and low bits of the counter 3 (formed by adder 4). In accordance with the timing diagram of the pulses generated by block 1, data is read from block 6 to register 7. Switch 8 in accordance with the control signal generated at the output of element 5, the input of which receives the high and inverse low-order bits of counter 3 It skips the data either from the output of register 2 or from the output of register 7. At the output of register 7, in which data are written from the output of switch 8, a delayed sequence of data that has been properly rearranged is formed. 2 Il. (O (L 0 co g figure 1

Description

Изобретение относитс  к запоминающим устройствам и может быть использовано в качестве цифровой задержки дл  перестановки отсчетов последовательности сигналов .The invention relates to memory devices and can be used as a digital delay for swapping samples of a sequence of signals.

Целью изобретени  . вл етс  упрощение устройства.The purpose of the invention. is a simplification of the device.

На фиг. 1 представлена структурна  схема предлагаемого устройства; на фиг. 2 - временные диаграммы работы узлов устройства .FIG. 1 shows a block diagram of the proposed device; in fig. 2 - timing charts of the device nodes.

Устройство содержит блок 1 синхронизации , регистр 2, счетчик 3 адресов, сумматор 4 по модулю два, элемент И 5, блок 6 пам ти, регистр 7, коммутатор 8, регистр 9, информационный вход 10, вход 11 начальной установки, тактовый вход 12 и выход 13.The device contains a synchronization unit 1, a register 2, an address 3 counter, an adder 4 modulo two, an AND element 5, a memory block 6, a register 7, a switch 8, a register 9, an information input 10, an initial installation input 11, a clock input 12 and exit 13.

Устройство осуществл ет перестановки отсчетов последовательности с глубиной ,(, ,2...).The device performs permutations of the sequence samples with depth, (,, 2 ...).

При этом дл  определенного значени  Т блок пам ти должен иметь емкость 2т слов разр дностью, совпадающей с разр дностью входной информации, разр дность счетчика 3 должна быть равна k+1.At the same time, for a certain value of T, the memory block must have a capacity of 2 tons of words with the same size as the input information, the counter 3 must be equal to k + 1.

Устройство работает следующим образом .The device works as follows.

На вход 11 устройства поступает сигнал, устанавливающий счетчик 3 в исходное нулевое состо ние. На вход блока 1 синхронизации поступают тактовые импульсы. Блок 1 вырабатывает сигналы, поступающие соответственно на тактовые входы регистров 2 и 3, тактовые входы счетчика 3 и регистра 7, вход режима (запись/чтение) блоков 6 пам ти. Эти сигналы получены из входного сигнала блока 1 синхронизации, например, путем задержки на логических элементах.The input 11 of the device receives a signal that sets the counter 3 to the initial zero state. At the input of block 1 synchronization received clock pulses. Unit 1 generates signals that arrive respectively at the clock inputs of registers 2 and 3, clock inputs of counter 3 and register 7, mode input (write / read) of memory blocks 6. These signals are obtained from the input signal of the synchronization unit 1, for example, by delaying the logic elements.

Временные диаграммы указанных сигналов , (фиг. 2) позвол ют детально проследить работу устройства, дл  случа  у 2.The timing diagrams of the signals indicated (Fig. 2) make it possible to trace in detail the operation of the device, for case 2.

Входна  последовательность чисел (фиг. 2) поступает на информационные входы входного регистра 2 и принимаетс  в регистр по тактовому сигналу. При этом с выхода входного регистра считываетс  последовательность а,, Во, а,, в,, а, в, aj, Bj, а,, в,, as, в, а,, Sg, а,, в, , Эта последовательность записываетс  в блок 6 пам ти 7 по адресу, младший (0-й) разр д которого считываетс  с выхода сумматора 4, на вход которого поступают старший (к-й) и младший (0-й) разр ды счетчика 3, остальные разр ды адреса блокаThe input sequence of numbers (Fig. 2) is fed to the information inputs of the input register 2 and is received into the register by the clock signal. In this case, the sequence a, B, a, b, a, b, aj, Bj, a, b, a, as, b, a, Sg, a, b, A, This sequence written to block 6 of memory 7 at the address, the least significant (0th) bit of which is read from the output of the adder 4, the input of which receives the most significant (kth) and the least significant (0th) bits of counter 3, the remaining bits block addresses

пам ти подключены к одноименным разр дам счетчика 3.Memory is connected to counter 3 with the same name.

Блок 6 под действием приход щих на его адресный вход сигналов, на вход режима (запись/чтение), сигнала разрещени  реализует функцию задержки дл  всех элементов входной последовательности кроме тех, которые через сумматор 8 при единичном состо нии сигнала на его входе управлени , проход т на вход регистра 10 без записи в блок 6 пам ти. При этом запись в блок 6 пам ти блокируетс  отсутствием сигнала разрешени . Следовательно, на выходе считываютс  элементы последовательBlock 6, under the action of the signals arriving at its address input, at the mode input (write / read), of the resolution signal, implements a delay function for all elements of the input sequence except those which, through the adder 8, with a single signal state at its control input, pass to register 10 without writing to memory block 6. At the same time, writing to memory block 6 is blocked by the absence of an enable signal. Consequently, the follower elements are read out.

ности аг, Зг I а 5, BjB ay, Zg I a 5, Bj

а,, , в.a ,, c.

а, , , вa,,, in

в,, в„in ,, in „

в, , а.in, and

Claims (1)

Формула изобретени Invention Formula 00 Запоминающее устройство, содержащее блок пам ти, информационный вход которого подключен к выходу первого регистра, вход данных которого  вл етс  информационным входом устройства, адресные входы , кроме первого адресного входа, блока пам ти подключены к соответствующим вы5 ходам счетчика адресов, вход сброса которого  вл етс  входом начальной установки устройства, выход блока пам ти подключен к входу данных второго регистра, выход которого подключен к первому входу данных коммутатора, выход которого подключен кA memory device containing a memory block, whose information input is connected to the output of the first register, whose data input is the information input of the device, the address inputs, besides the first address input, of the memory block, are connected to the corresponding outputs of the address counter, the reset input of which is the initial setup of the device, the output of the memory unit is connected to the data input of the second register, the output of which is connected to the first data input of the switch, the output of which is connected to 0 входу данных третьего регистра, выход которого  вл етс  информационным выходом устройства, блок синхронизации, вход которого  вл етс  тактовым входом устройства , первый выход блока синхронизации подключен к тактовым входам первого и0, the data input of the third register, the output of which is the information output of the device, the synchronization unit, the input of which is the clock input of the device, the first output of the synchronization unit is connected to the clock inputs of the first and 5 третьего регистров, второй выход блока синхронизации подключен к тактовым входам счетчика адресов и второго регистра, третий выход блока синхронизации подключен к входу задани  режима блока пам ти,5 of the third register, the second output of the synchronization unit is connected to the clock inputs of the address counter and the second register, the third output of the synchronization unit is connected to the input of setting the mode of the memory unit, 0 элемент И, отличающеес  тем, что, с целью упрощени  устройства, оно содержит сумматор по модулю два, выход которого подключен к адресному входу младщего разр да блока пам ти, первый вход сумматора по модулю два подключен к первому вхо ду элемента И и к выходу старшего разр да счетчика адресов, второй вход сумматора по модулю два подключен к выходу младщего разр да счетчика адресов и к второму входу элемента И, выход которого подклюg чен к входу разрешени  записи считывани  блока пам ти и к управл ющему входу коммутатора , второй вход данных которого подключен к выходу первого регистра.0 element AND, characterized in that, in order to simplify the device, it contains a modulo two adder, the output of which is connected to the lower-address address of the memory unit, the first modulo-two admittance input is connected to the first input of the And element and to the output the higher bit of the address counter, the second input of the modulo two adder is connected to the output of the lower digit of the address counter and to the second input of the AND element, the output of which is connected to the memory write read enable input and to the control input of the switch, the second input nnyh which is connected to the output of the first register. N|N | AA Ь51B51 C5C5 5five S,S, oo S|S | «T 1"T 1 §1§one caca t.t. ОABOUT ОABOUT ЛL §i§I l§l§ СWITH «g"G jjJ CjjJ C Э- CoE- co dd СЧ4 WSCh4 W :5 Q: 5 Q