SU1312732A1 - Frequency synthesizer - Google Patents

Abstract

И:и.|бретеиие относитс  к радиотехнике . Цель изобретени  - повышение спектральной чистоты выходных колебаний за счег уменьшени  ипмех дробности. Устр но с(}держит синхронизируемый г-р 1, ф.ильтр 2 частот, имнульсно-фазоиый детектор 3, делитель 4 частоты с дробным неременным ко :)ф. делени , блок г) иск. Ж)чени  импульсов, перестранваемьи делите.и, 6, накопительный сумматор 7. Вновь вве- ден1)1 счетчик (С) 8, компаратор нан1П1же- ни  (КН) 9, г-р линейно измен ющегос  напр жени  (ГЛИН) К). С 8 (})ормирует временной интервал, нронс рциональный те- куп1ему значению фазы выходно1 о сигнала и длительности его периода. Сигна. с выхода С 8 используетс  д, 1  изменени  крутизны нарастани  напр жени  в Г.ПИН И) и дл  выработки точного времени ки в()1ходно|-о импульса делите.1Я 4 при но- МОП1И КН 9. ГЛИН 10 и КН 9 совместно осун1ествл ют масп1табное преобразование временных интервалов, вырабаты ваем1)1х С. 8. Устр-во позво;| ет получить улучшение снектра сигнала, особенно при nepecTpoiiKc в ншроком диапазоне частот. § (Л со IND СО ts2And: and. Breteiiie refers to radio engineering. The purpose of the invention is to increase the spectral purity of the output oscillations by reducing the degree of fragmentation. A device with (} keeps synchronized Mr. 1, a f.iltr of 2 frequencies, a pulse-phase detector 3, a divider 4 frequencies with a fractional time code:) f. division, block d) claim. G) pulses, repartitioning dividers, 6, cumulative adder 7. Again entered1) 1 counter (С) 8, nan1P1 comparator (КН) 9 comparator, r.r. Linearly varying voltage (GLIN) K) . С 8 (}) establishes the time interval, which is the normal value of the phase value of the output signal and the duration of its period. Signal. From the output of C 8, d, 1 change in the steepness of the voltage rise in G.PIN I) is used and to work out the exact time ki () of the input | –o impulse of dividing 1H 4 at the MOP1 AND KN 9. CLAY They propose a large-scale time interval conversion, produced by 1) 1x C. 8. The device allows; | There is no improvement in the signal spectrum, especially with nepecTpoiiKc in the n-band frequency range. § (L with IND WITH ts2

Description

Изобретение относитс  к радиотехнике и может быть использовано дл  получени  дискретной сетки стабильных частот от одною источника опорных колебаний.The invention relates to radio engineering and can be used to obtain a discrete grid of stable frequencies from a single source of reference oscillations.

Целью изобретени   вл етс  повьниение спектральной чистоты выходных колебаний за счет уменьи1ени  помех дробности.The aim of the invention is to increase the spectral purity of the output oscillations by reducing the noise of the granularity.

На чертеже представлена электрическа  структурна  схема синтезатора частот.The drawing shows an electrical structural diagram of a frequency synthesizer.

Синтезатор частот содержит синхронизируемый генератор 1, фильтр 2 нижних частот, импульсно-фазовый детектор (ИФД) ,Ч, делитель 4 частоты с дробным переменным коэффициентом делени  (ДДПКД), блок исключени  импульсов, перестраиваемый делитель 6, накопительный сумматор 7, счетчик 8, компаратор 9 напр жени , генератор 10 линейно измен ющегос  напр жени  (ГЛИН) 10.The frequency synthesizer contains a synchronized generator 1, a low-pass filter 2, a pulse-phase detector (IFD), H, a divider 4 frequencies with a fractional variable division factor (DDPK), a pulse exclusion unit, a tunable divider 6, a cumulative adder 7, a counter 8, a comparator 9 voltage, generator 10 linearly varying voltage (GLINE) 10.

Синтезатор частот работает следующим образом.The frequency synthesizer works as follows.

На информационном выходе накопительного сумматора 7 с кажды.м выходным импульсом ДДПКД 4 фиксируетс  цифровой код текущего значени  фазы выходного сигнала ДДПКД 4. Когда фаза достигнет 311ачени  целого периода частоты входного сигнала, в наконительном сумматоре 7 формируетс  сигнал переноса, который ис- 11 зльзуетс  в качестве команды дл  блока 5 исключени  импульсов на запрет гтро- хождени  одного импульса через блок 5 исключени  импульсов. Это эквивалентно установлению коэффициента в данном цикле работы ДДПКД 4 на единицу больше, чем в предыдущих. Избыток фазы сверх одного периода будет отражен на информационном выходе накопительного сумматора 7 в виде кода.A digital code of the current phase of the output signal of the DDPD 4 is fixed at the information output of the cumulative adder 7 with every output pulse of the DDPC 4. When the phase reaches 311 times the whole frequency of the input signal, a transfer signal is generated in the tip adder 7 which will not instructions for block 5 of exclusion of pulses for prohibiting the hogging of one pulse through block 5 of exclusion of pulses. This is equivalent to setting the coefficient in a given DDPD 4 work cycle by one more than in previous ones. The excess phase in excess of one period will be reflected in the information output of the cumulative adder 7 in the form of a code.

Изменени  коэффициента делени  ДДИКД 4 в разных циклах отображаетс  в виде скачков выходного напр жени  ИФД 3, модулирующих частоту выходного сигнала синхронизируемого генератора 1. Это приводит к по влению нежелательных побочных составл ющих в выходном сигнале синтезаторе. При перестройке но диапазону частот измен етс  длительность нериода выходного сигнс ла ДДПКД 4, что приводит к изменению величины скачков напр жени  на входе ИФД 3 при тех же изменени х коэффициента делени  ДДПКД 4.Changes in the division ratio of DDIC 4 in different cycles are displayed as jumps in the output voltage of the IFD 3 modulating the frequency of the output signal of the synchronized generator 1. This leads to the appearance of unwanted side components in the output of the synthesizer. During tuning, but the frequency range changes, the duration of the non-output signal of the DDPD 4 output signal, which leads to a change in the magnitude of the voltage jumps at the input of the IFD 3 with the same changes in the division ratio of the DDPD 4.

Дл  формировани  временного интервала , пропорционального текущему значению фазы входного сигнала и длительности его периода, служит счетчик 8. Счетчик 8 начинает счет импульсов после предварительной установки его выходным импульсом ДДПКД 4 в состо ние, соответствующее в этот момент коду на выходе накопительного сумматора 7. После поступлени  а его вход количества и.мпульсов, соответствующего коду установки, он самоблокируетс  и ждет следующего и.мпульса установки . Сигнал на выходе счетчика 8 соответствует по длительности коду установки и пропорционален длительности перио- 5 да его входного сигнала. Сигнал с выхода счетчика 8 используетс  в качестве управл ющего дл  изменени  крутизны нарастани  напр жени  в ГЛИН 10 и дл  выработки точного времени задержки импульQ са ДДПКД 4 при помощи компаратора 9. Управл емый ГЛИН 10 и компаратор 9 совместно осуществл ют .масщтабное преобразование временных интервалов, вырабатываемых счетчиком 8. Глин 10 имеет дополнительный вход, при подаче логичес5 ких «1 и «О на который крутизна нарастани  напр жени  может измен тьс  от максимального значени  до какой-либо определенной величины. При это.м, эта величина может регулироватьс  в щироких пределах, т. е. име  определенный исход ный интервал Т, можно регулировать задержку исходного импульса ДДГ1КД 4 т в н1ироких пределах. Интервал Т формируетс  счетчиком 8.To form a time interval proportional to the current value of the phase of the input signal and the duration of its period, counter 8 is used. Counter 8 starts counting pulses after presetting it with an output pulse of DDPC 4 to the state corresponding to the code at the output of accumulative adder 7. After arrival and its input of the number of pulses corresponding to the installation code is self-blocking and waiting for the next installation pulse. The signal at the output of counter 8 corresponds in length to the installation code and is proportional to the duration of the period of its input signal. The signal from the output of counter 8 is used as a control for changing the steepness of the voltage rise in GLINE 10 and for generating an exact delay time of the DDPC 4 pulse using the comparator 9. The controlled GLIN 10 and the comparator 9 jointly perform time-scale conversion of time intervals, produced by the counter 8. Glyn 10 has an additional input, when applying a logical "1 and" O to which the steepness of the voltage rise can vary from a maximum value to a certain value. At this m, this value can be regulated within wide limits, i.e. having a certain initial interval T, it is possible to regulate the delay of the initial impulse DDG1KD 4 tons in the normal range. The interval T is formed by the counter 8.

Синтезатор частот позвол ет получитьA frequency synthesizer produces

5 существенное улучшение спектра сигнала синтезатора частот, особенно при перестройке в широком диапазоне частот.5 a significant improvement in the frequency synthesizer signal spectrum, especially when tuning in a wide frequency range.

Claims (1)

Формула изобретени Invention Formula 0 Синтезатор частот, содержащий последовательно соединенные импульсно-фазовый детектор, фильтр нижних частот и синхронизируемый генератор, а также делитель частоты с дробным переменны.м коэффициентом делени , состо щий из соединенных0 A frequency synthesizer containing a series-connected pulse-phase detector, a low-pass filter and a synchronized oscillator, as well as a frequency divider with a fractional variable division factor, consisting of connected 5 в кольцо перестраиваемого делител , накопительного сумматора и блока исключени  импульсов, при этом кодовый вход накопительного сумматора объединен с управл ю- щи.м входом перестраиваемого делител  и  в„ л етс  управл ющим входом синтезатора частот, сигнальный вход блока исключени  имнульсов подключен к выходу синхронизируемого генератора, первый вход импульс- но-фазового детектора  вл етс  входом опорной частоты синтезатора частот, ог5 личающийс  тем, что, с целью повышени  спектральной чистоты выходных колебаний за счет уменьшени  помех дробности, между выходом синхронизируемого генератора и вторым входом импульсно-фазового детектора введены последовательно соединенные5 into a ring of a tunable divider, a cumulative adder and a pulse elimination unit, the code input of the accumulator adder is combined with a control input of the tunable divider and in the control input of the frequency synthesizer, the signal input of the exclusion unit is connected to the output of the synchronized generator, the first input of the pulse-phase detector is the input of the frequency reference of the frequency synthesizer, which, in order to increase the spectral purity of the output oscillations by reducing In order to avoid fragmentation, between the output of the synchronized generator and the second input of the pulse-phase detector, serially connected 0 счетчик, генератор линейно из.мен ющегос  напр жени  и компаратор напр жений, при этом информационный вход счетчика соединен с информационным выходом накопительного сумматора, вход предварительной установки счетчика объединен с входом за5 пуска генератора линейно измен ющегос  напр жени  и подключен к выходу перестраиваемого де.пител .0 counter, generator of linearly varying voltage and voltage comparator, the information input of the counter is connected to the information output of the accumulative adder, the preset input of the counter is combined with the start input of the generator of linearly varying voltage and connected to the output of tunable voltage. pitel