SU1298915A1 - Устройство автоматической подстройки частоты - Google Patents

Abstract

Изобретение относитс  к радиотехнике . Цель изобретени  - повышение & стродействи . Устройство содержит делитель 1 частоты с переменным козф, делени , кодозадаюпий блок 2, частотный детектор 3, опорный генератор (г) 4, интерационный вычислительный блок 5, преобразователь 6 код - найр - жение, перестраиваемый Г 7, смеситель 8, умножитель 9 частоты, к.пюч 10, счетчик 11, блок 2 сравнени  кодов, регистр I3 последовательных приближений , формирователь 14 импульсов, триггеры 15 и 20, элемент И 16, дополнительный счетчик 17, дешифратор 18, элемент ИЛИ 19. 1 ил., 1 табл. 1ЧЭ со 00 со

Description

1129

Изобретение относитс  к радиотехнике и может использоватьс  в устройствах синтеза частот и управлени  частотой перестраиваемого генератора,

Цель изобретени  - повышение быстродействи ,

На чертеже представлена структурна  электрическа  схема предлагаемого устройства.

Устройство содержит делитель 1 частоты с переменным коэффициентом делени  (ДПКД), кодозадающий блок 2, частотный детектор (ЧД) 3, опорный генератор (ОГ) 4, итерационный вычислительный блок ИВБ 5, преобразователь 6 код - напр жение (ПКН), перестраиваемый генератор 7 (ПГ), .смеситель 8, умножитель 9 частоты, ключ 10, -счетчик 11, блок 12 срав

нени  кодов, регистр 13 последова

тельных приближений, формирователь импульсов, первый триггер 5, элеме И 16, дополнительный счетчик 17, дешифратор 18, элемент ИЛИ 19, второй триггер 20.

Устройство работает следующим образом.

, Величина управл ющего напр жени  на выходе ПКН 6 может принимать п фиксированных значений.

Число п обычно выбираетс  исход  из требуемой точности подстройки &f ПГ 7

п i nt(f

f )/Af + 1,

лин

де fи f

Исхксмин

АЙН--35

- соответственно максимальна  и минимальна  частоты int ,..- операци  вз ти 

; 40

целой части чис ла, заключенного в скобки.

Е соответствии с выбранным значением п число двоичных разр дов ИВБ 5 выбираетс  равным

П1 1.

В статическом , режиме частота сигнала на выходе ПГ 7 равна

+ fp+f ,

вых °

где fg - частота ОГ А;

N - коэффициент делени  ДПКД 1, который устанавливаетс  кодозадающим блоком 2;

Р - коэффициент умножени  умножител  9;.

5

0

5

5

52

f - величина абсолютной г)ог решOuj

ности частоты, не превышаю-. ща  требуемой точности подстройки Af .

На ЧД 3 поступают сигналы, частоты KOToj-ibix отличаютс  на величину . Это значение погрешности не превышает величину частотной зоны нечувствительности ЧД 3, котора  выбираетс  равной .с

В этом случае на выходе ЧД имеетс  посто нный уровень напр жени , в регистре 13 сохран етс  код, соответствующий требуемой рабочей частоте , триггеры 15 и 20 наход тс  в состо ни х , при которых сигналы с выходов ОГ 4 и смесител  8 не проход т соответственно через элемент И 16 и ключ 10 на входы дополнительного счетчика 17 и счетчика 11.

При смене кода частоты в кодоза- дающем блоке 2 происходит изменение коэффициента делени  ДПКД 1 и частотна  ошибка между сравниваемыми в ЧД 3 сигналами превысит величину зоны его нечувствительности. В результате на выходе ЧД 3 скачком изменитс  уровень посто нного напр жени , на стартовом входе ИВБ 5, следствием  вл етс  по вление импульса на выходе формировател  14 - начинаетс  процесс подстройки. Настройка ПГ 7 осуществл етс  за m циклов, каждый из которых состоит из f тактов измерени  двух дополнительных тактов.

Максимальное число циклов m опре/

дел етс  количеством разр дов регистра 13

m int fog n

+ 1

После по влени  импульса на выходе формировател  14 начинаетс  первый цикл подстройки. Число тактов измерени  в каждом цикле зависит от требуемой точности подстройки uf и частоты f , поступающей на тактовый вход итерационного вычислительного блока 5

1 + 1

Импульс с выхода преобразовател  14 устанавливает первый триггер 15 в единичное состо ние, разреша  тем самым прохождение импульсов ОГ 4 че рез элемент И 16 на вход дополнительного счетчика 17, и устанавливает дополнительный счетчик 17 и регистр 3 в нулевое состо ние. Емкость дополнительного счетчика 17 выбираетс  равной h t + 2,

Дешифратор 18 осуществл ет преобразование кода дополнительного счетчика 17 в трехразр дный позиционный код на своих выходах в соответствии с таблицей истинности ,

1 2 1+2

О О 1

о о

Таким образом, во врем  первого такта на первом выходе дешифратора 18 формируетс  сигнал логической единицы , который производит установку счетчика 11 в нулевое состо ние, При переходе к второму такту перепад сигнала из 1 в О на первом выходе дешифратора записывает в гп-й старший разр д регистра 13 на перйом цикле счета, а на i-м цикле счета - в (т-1+1)-й разр д регистра 13,

В течение последующих t тактов на втором выходе дешифратора 18 формируетс  сигнал единичного уровн , который замыкает ключ 10 и разрешает прохождение выходного сигнала смесител  В на вход счетчика II, В течение этого времени производитс  измерение частоты выходного сигнала смесител  В путем заполнени  счетчика 11, За врем  последнего {t+2) такта производитс  сравнение кода, накопленного к моменту окончани  счета счетчиком 11 М N t с кодом на выходе кодоза- дак цего блока 2 Н с учетом мае- штабного множител  t , На этом такте при по влении сигнала 1 на третьем выходе Дешифратора 18 второй триггер 20 устанавливаетс  в нулевое состо ние , размыка  тем самым ключ 10, По результатам сравнени  кодов в бло- ке сравнени  кодов возмоткны три на- рианта: М N,,, ; М N ; М . На этом заканчиваетс  очередной

т 5

10

)5

20

25

JQ

е „ .

цикл счета, которьн гчаканчинаетс  вынесением решени  о наличии члстот- ной ошибки и изменением (в случае необходимости) кода, хран шет ос  и регистре 13.

При М - на первом информационном выходе блока I2 сравнени  кодов формируетс  сигнал логической единиф, на втором - нуль, который поступает на соответствующий вход регистра 13 и производит остановку вычислений, поскольку уже в первом цикле определена кодова  комбинаци  управлени  в регистре 13, соответствующа  отклонению частоты ПГ 7 от заданной на величину, не пречышающую допустимую. Этот же сигнал проходит через элемент 11ПИ 13 и устанавливает первый триггер 15 в нулевое состо ние , запреща  прохождение импульсов с ОГ 4 через элемент И 16 на вход дополнительного счетчика 17.

При М 7 N ,р сигнал логической единицы формируетс  на втором информационном (на первом - нуль) блока 12 сравнени  кодов, поступает на соответствукший вход регистра 13 и осуществл ет коррекцию кода регистра 3 - сброс в состо ние О старшегб разр да регистра 13 на первом цикле счета и (m-i+l)-ro разр да на i-м цикле счета,

При-М N, на обоих выходах информационного блока 12 сравнени  кодов имеютс  сигналы логического нул  и корректировки кода в регистре 13 не происходит, поскольку дл  уменьшени  частотного рассогласовани  необходимо увеличить управл ющее напр жение с выхода ПКН 6,

После окончани  ()-го такта заканчиваетс  i-и цикл подстройкиj в результате которого определено значение (m-i+l)-ro разр да регистра 13, Определение значени  разр дов регистра в ходе подстройки частоты происходит от старших разр дов к младшим.

Далее процесс подстройки повтор етс  в соответствии с описанным алгоритмом либо до окончани  цикла, на котором будет зафиксировано равенство кодов, либо до завершени  i всех циклов.

Максимальное врем  поиска кодовой комбинации, соответствующей заданной частоте ПГ 7, равно

t ni(H-2)/f .

512

Claims (1)

1. .Формула изобретени 

   Устройство автоматической подстройки „частоты, содержащее последовательно соединенные делитехГь частоты с переменным коэффидиентом делени , к управл ющим входам которого подключены выходы кодозадающего блока, частотный детектор, к другому

   входу которого подключен опорный

   генератор, итерационный вычислительный блок, преобразователь код - напр жение и перестраиваемый генератор , отличающеес  тем, что, с целью повышени  быстродей- стви , в него введены смеситель, включенный между выходом перестраиваемого генератора и входом делите- (

   л  с переменным коэффициентом делени , умножитель частоты, включенный между выходом опорного генератора и вторым входом смесител , и последовательно соединенные ключ, вход которого подключен к выходу смесител , счетчик и блок сравнени  кодов, второй вход которого подключен к выходам кодозадающего блока, первый и второй информационные выходы блока сравнени  кодов подключены к первому и второму информационным входам итерационного вычислительного блока, тактовый вход которого соединен с выходом опорного генератора, при этом итерационный вычислительный блок выполнен в виде регистра:

   Составитель А.Кабанов Редактор А. Козориз Техред М.Ходаиич

   898/59

   Тираж 902Подписное

   ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д.4/5

   Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна ,4

   5

   0 5

   5

   0

   36

   последовательных приближений, информационные входы которого  вл ютс  соответственно первым и вторым информационными входами итерационного вычислительного блока, а к стартовому входу которого подключен формирователь импульсов, вход которого  вл етс  входом итерационного вычислительного блока, а также последовательно соединенных первого триггера, вход установки которого подключен к выходу формировател  импульсов, элемента И, первый вход которого  вл етс  тактовым входом итерационного вычислительного блока, дополнительного -счетчика, вход сброса которого соединен с формирователем импульсов, и дешифратора, первый выход которого подключен к синхровходу регистра последовательных приближений, между выходом Конец работы которого и входом Сброс первого триггера включен элемент ИЛИ, второй вход которого подключен к первому информационному входу регистра последовательных приближений, а второй и третий выходы дешифратора соединены соответственно с входами установки и сброса второго триггера, при этом управл ющий вход ключа и вход сброса счетчика подключены соответственно к выходу второго триггера и первому выходу дешифратора итерационного вычиллительного блока .

   Корректор Е.Рошко