SU1288687A1 - Цифровой дискриминатор - Google Patents

Abstract

Устройство относитс  к области автоматики и вычислительной техники и может найти применение в системах регистрации и обработки случайных сигналов, в частности может быть использовано дл  обработки данных, получаемых от координатометра. Цель изобретени  - повышение достоверности выводимой информации за счет запрета вывода сбойных значений.Устройство содержит переключатель уровней , счетчики, регистры, схемы сравнени , блок управлени , блок последовательной фиксации, включающий преобразователь кода, дешифратор, накапливакщий регистр, группу зле- ментов И, схему сравнени . Достоверность вьшодимой информации повышаетс  за счет определени  величины .приращени  путем идентификации в поступающей информации сбойной ситуации и запрещени  вьшода сбойного измеренного значени , соответствующего заданному уровню дискриминации. 1 з.п. ф-лы, 3 ил. W ю ас СХ) а 00

Description

Изобретение относитс  к автоматике и вычислительной технике и может найти применение в системах регистрации и обработки случайных сигналов, в частности может быть использовано дл  обработки данных, получаемых от координатометра.

Цель изобретени  - повышение достоверности выводимой информации за счет запрета вьшода сбойных значений

На фиг. 1 приведена структурна  схема цифрового дискриминатора; на фиг. 2 - функциональна  схема блока управлени ; на фиг. 3 - функциональна  схема преобразовател  кода.

Цифровой дискриминатор (фиг.1-3) содержит информационный вход 1, счетчики 2-4, переключатель 5 уровней, регистры 6 и 7, схемы 8-10 сравнени  блок 11 управлени , группу 12 злемен тов И, блок 13 последовательной фиксации , вход 14 начала цикла, и выходы 15 цифрового дискриминатора.

Блок 11 управлени  содержит элементы И 16 и 17, элемент ИЛИ 18, триггер 19, формирователь 20 заднего фронта импульса, элементы 21 и 22 задержки, выходы 23 - 26 блока уп- равлени  и входы 27 - 30 блока управлени  (фиг. 2).

Блок 13 последовательной фиксации содержит дешифратор 31, схему 32 элементов И, накапливающий регистр 33, преобразователь 34 кода и схему 35 сравнени .

Преобразователь 34 кода состоит из последовательно соединенных зле- ментов ИЛИ 36, вторые входы которых подключены к соответствующим выходам разр дов дешифратора 37. Входы де- шифратора 37 соединены с входами преобразовател  34 кода, выходы элементов ИЛИ соединены с соответствующими выходами разр дов преобразовател  34 кода.

Треть  схема 10 сравнени  содержит вычитатель 38 и дешифратор 39.

Цифровой дискриминатор работает следующим образом.

В исходном состо нии счетчики 2-4 и регистры 6-7 обнулены. Значение выходного кода регистра 33 блока 31 последовательной фиксации также нулевое .

Перед началом цикла обработки анализируемой величины на управл ющий вход 14 подаетс  сигнал высокого уровн , а затем на информационный

соответствии

вход 1 поступает унитарнвй код анализируемой величины.

Этот код накапливаетс  на счетчике 2 и делитс  счетчиком 4. Коэффициент делени  устанавливаетс  переключателем 5 уровней.

Импульсы кратности формируютс  на выходе схемы 8 сравнени , которые, кроме входа установки нул  счетчика 4, поступают также на счетный вход счетчика 3.

Таким образом, в конце цикла обработки анализируемой величины в счетчике 4 содержитс  код остатка от делени  этой ве 1ичины, а в счетчике 3 код результата делени .

В конце цикла обработки анализируемой величины на управл ющий вход 14 подаетс  сигнал низкого уровн , в

с которым на выходах 23 - 26 блока 11 управлени  формируютс  сигналы соответственно записи информации из счетчиков 3 и 4 в регистры 6 и 7, сигнал вьшода информации через группу элементов И 12, установки накапливающего регистра 33 в исходное нулевое состо ние, а также записи возбутвденного разр да дешифратора 31 в соответствующий разр д накапливающего регистра 33. Номер этого разр да соответствует коду остатка от делени  поступившей анализируемой величины.

Последующие циклы обработки ана- логичны первому, но в конце каждого цикла на выходах 23 - 25 блока 11 управлени  формируютс  сигналы толь

0 5

0

5

ко в том случае, если на входе 27 блока 11 управлени  сигнал равенства с выхода схемы 9 сравнени , т.е. начало отсчета последующих анализируемых величин, совпадает с первой, на входе 28 блока 11 управлени  сигнал неравенства с вькода схемы 10 сравнени , т.е. значение последующей анализируемой величины не равно предыдущей .

При этом вычисленное третьей схе- мой 10 сравнени  значение приращени  должно быть равно единице.

Еще одним дополнительным условием формировани  сигналов на выходах 22- 25 блока 11 управлени   вл етс  наличие сигнала равенства на входе 29 блока 11 управлени  с выхода схемы 35 сравнени  блока 13 последовательной фиксации. Формирование этого сигнала происходит следующим образом.

Б конце каждого цикла обработки анализируемой величины сигнал с выхода 26 блока 11 управлени  поступает на один управл ющий вход блока 13 последовательной фиксации.

Этот сигнал через соответствующий элемент И схемы 32, открытый соответствующим возб ужденным разр дом дешифратора 31, переключает соответствующий разр д накапливающего регистра 33, состо щего, например, из триггеров D-типа., на информационных D-входах которых установлены потенциалы логической 1 (не показано),

В случае, если происходит непрерывное отслеживание измер емого параметра , т.е. в поступающих на информационный вход 1 данных присутствуют последовательно измен ющиес  значени  зтого параметра, то на выходах накапливающего регистра 33 по мере прохождени  указанных последовательно измен ющихс  значений (промежуточных флаговых значений) устанавливаютс  сигналы логической 1.

Число окончательно установленных сигналов логической l7 равно разности между двум  смежными выводимыми значени ми и равно значению, заданному в переключателе 5 уровней.

При этом происходит равенство накопленного в регистре 33 значени  кода с кодом, полученным на выходах преобразовател  34, и на выходе схемы 35 сравнени  формируетс  разрешающий потенциал, подаваемый на вход 29 блока 11 управлени .

При этом в конце цикла обработки анализируемой величины при подаче на управл ющий вход 14 сигнала низкого уровн  на выходах 23 - 26 блока 11 управлени  формируютс  сигналы, подаваемые соответственно в блоки 12,6 и 7,13.

значений, но в момент достижени  редного выводш огс значени  прои дит скачок измер емого параметра пример, на величину шага квантов

5 ни , то на входах 27 и 29 блока управлени  существуют разрешающи потенциалы, однако на входе 28 - прещающий потенциал, обусловленны величиной приращени , вычисленно

/О в третьей схеме 10 сравнени  и о личающейс  от единицы.

Claims (1)

1. Цифровой дискриминатор, сод жащий первый, второй и третий сче ки, первую, вторую и третью схемы сравнени , группу элементов И, пе вый и второй регистры, переключатель уровней и блок управлени ,

, включающий формирователь заднего

фронта импульса, триггер,.два эле та И, элемент ИЛИ и первый элемен задержки, причем выходы переключ

25 л  уровней соединены с первой гру входов первой схемы сравнени , вт |группа входов которой соединена с |группой информационных входов пер регистра, с первой группой входов второй схемы сравнени  и выходами разр дов первого счетчика, счетны вход которого соединен со счетным входом второго счетчика и подключ к информационному входу дискримин тора, выходы разр дов второго сче ка соединены с первыми входами эл ментов И группы, выходы которых   л ютс  выходами дискриминатора, в ход первой схемы сравнени  соедин с входом установки в нулевое сост ние первого счетчика и счетным вх дом третьего счетчика, выходы раз дов которого соединены с информац ными входами второго регистра и п

30

35

40

В случае наличи  сбойной ситуации 45 ° группой входов третьей схемы

в поступающей информации, когда значение исследуемого параметра скач- крм измен етс  на величину, равную шагу дискретизации, на входах 27 и 28 блока 11 управлени  присутствуют разрешающие потенциалы (в соответствии с описанным принципом работы соответствующих блоков), а на выходе схемы 35 сравнени  существует запрещающий потенциал.

В случае, когда между двум  смежными выводимыми значени ми анализируемого параметра происходит регистраци  всех промежуточных фланговых

значений, но в момент достижени  очередного выводш огс значени  происходит скачок измер емого параметра, например , на величину шага квантовани , то на входах 27 и 29 блока 11 управлени  существуют разрешающие потенциалы, однако на входе 28 - запрещающий потенциал, обусловленный величиной приращени , вычисленной

в третьей схеме 10 сравнени  и отличающейс  от единицы.

Формула изобретени 

1. Цифровой дискриминатор, содержащий первый, второй и третий счетчики , первую, вторую и третью схемы сравнени , группу элементов И, первый и второй регистры, переключатель уровней и блок управлени ,

включающий формирователь заднего

фронта импульса, триггер,.два элемента И, элемент ИЛИ и первый элемент задержки, причем выходы переключател  уровней соединены с первой группой входов первой схемы сравнени , втора  |группа входов которой соединена с |группой информационных входов первого регистра, с первой группой входов второй схемы сравнени  и выходами разр дов первого счетчика, счетный вход которого соединен со счетным входом второго счетчика и подключен к информационному входу дискриминатора , выходы разр дов второго счетчика соединены с первыми входами элементов И группы, выходы которых  вл ютс  выходами дискриминатора, выход первой схемы сравнени  соединен с входом установки в нулевое состо ние первого счетчика и счетным входом третьего счетчика, выходы разр дов которого соединены с информационными входами второго регистра и пер

сравнени ,втора  группа входов которой соединена с выходами разр дов второго регистра, выходы разр дов первого регистра подключены к второй

РУПпе входов второй схемы сравнени , вход начала цикла дискриминатора подключен к входу формировател  заднего фронта блока управлени , выход которого соединен со счетным входом

триггера и первым входом первого элемента И, второй вход которого соединен с инверсным выходом триггера , а выход подключен к первому входу элемента ИЛИ, выход которого соединен с входом первого элемента задержки , а второй вход с выходом второго элемента И, первый и второй входы которого соединены с выходами второй и третьей схем сравнени , выход разрешени  вьщачи блока управлени  подключен к вторым входам элементов И группы, выход разрешени  переписи блока управлени  соединен с входами разрешени  записи регистров , отличающийс  тем, что, с целью повьшгени  достоверности вьюодимой информации за счет запрета вывода сбойных значений, треть  схема сравнени  включает вычитатель и дешифратор разности, в блок управлени  введен второй элемент задержки , и в устройство введен блок последовательной фиксации, содержащий дешифратор, группу элементов И переписи, накапливаюш;ий регистр, преобразователь кода, схему сравнени , причем перва  и втора  группы входов третьей схемы сравнени   вл ютс  соответственно первой и второй группами входом вычитател , выходы разр дов которого соединены с соответствующими входами дешифратора разности, выход которого  вл етс  выходом третьей схемы сравнени , выходы разр дов первого счетчика соединены с соответствующими входами дешифратора блока последовательной фиксации, выходы которого соединены с первыми входами элементов И переписи группы,выходы которьк соединены с соответствующими информационными входами накапливающего регист

ра, выходы разр дов которого соединены с первой группой входов схемы сравнени , блока последовательной фиксации, втора  группа входов которой соединена с выходами преобразовател  кодов, входы которого соединены с выходом переключател  уровней , выход схемы сравнени  блока последовательной фиксации подключен к третьему входу второго элемента И, четвертый вход которого через второй элемент задержки соединен с выходом формировател  заднего фронта импуль- ica, подключенного к вторым входам элементов И переписи группы блока последовательной фиксации, выход элемента ИЛИ  вл етс  выходом разрешени  переписи.блока управлени , выход первого элемента задержки  вл етс  выходом разрешени  выдачи блока управлени  и подключен к входу установки в о накапливающего регистра блока последовательной фиксации.

2, Устройство по п. 1, о т.л и- чающеес  тем, что преобразователь кода содержит дешифратор и (п-1) элементов ИЛИ, где п - число выходов дешифратора, причем входы дешифратора  вл ютс  входами преобразовател  кода, i-й выход дешифратора , ГДЕ ,..,,(п-1), соединен с первым входом i-ro элемента ИЛИ, второй вход i-ro элемента И соединен с выходом (i+D-ro элемента ИЛИ, второй вход (n-l)-ro элемента ИЛИ соединен с п-м выходом дешифратора, выходы элементов ИЛИ  вл ютс  выходами преобразовател  кода.

фиг.

3

37

36

Фиг. 2

Составитель E. Иванова Редактор О. Головач Техред В.Кадар

Заказ 7809/47 Тираж 694Подписное

. ВНИИПИ Государствен ного комитета СССР

по делам изобретений и открытий 113035, 5:1осква, Ж-35, Раушска  наб., д. 4/5

Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

Vu.2.3

Корректор В. Бут га