SU1283979A1 - Binary-coded decimal code-to-binary code converter - Google Patents
Binary-coded decimal code-to-binary code converter Download PDFInfo
- Publication number
- SU1283979A1 SU1283979A1 SU853914887A SU3914887A SU1283979A1 SU 1283979 A1 SU1283979 A1 SU 1283979A1 SU 853914887 A SU853914887 A SU 853914887A SU 3914887 A SU3914887 A SU 3914887A SU 1283979 A1 SU1283979 A1 SU 1283979A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- binary
- inputs
- outputs
- output
- Prior art date
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть исполь зовано дл построени преобразователей кодов. Изобретение позвол ет повысить быстродействие устройства за счет преобразоваки каждого дес тичного разр да за один такт. Преобразователь двоично-дес тичного кода в двоичный содержит счетчик 1, блок 2 посто нной пам ти, коммутатор 3, сумматоры 4, 5, первый регистр 6, блок 7 управлени , шифратор 8,второй регистр 9, тактирующий вход 10, инсЬормационные входы 11, выходы 12. Блок 7 управлени содержит элементы И и элементы ИЛ-. Введение второго регистра, шифратора и второго сумматора позволило производить в одном такте как преобразование текущего двоично-дес тичного разр да,так и анализ последующего, что обеспечило повышение быстродействи устройства. 1 3.п. ф-лы, 2 ил. I (ЛThe invention relates to computing and can be used to build code converters. The invention makes it possible to increase the speed of the device by converting each decimal bit per cycle. The converter of a binary-decimal code to a binary contains counter 1, block 2 of permanent memory, switch 3, adders 4, 5, first register 6, block 7 of control, encoder 8, second register 9, clock input 10, input inputs 11, the outputs 12. The control unit 7 contains the elements AND and the elements IL-. The introduction of the second register, the encoder and the second adder made it possible to perform both the conversion of the current binary-decimal bit and the subsequent analysis in one cycle, which ensured an increase in the device speed. 1 3.p. f-ly, 2 ill. I (L
Description
юYu
0000
со with
(Г)(Y)
fpu.2.ifpu.2.i
Изобретение относитс к вычислительной технике и может быть использовано дл построени преобразователей кодов как дробных, так и целыхThe invention relates to computing and can be used to build code converters, both fractional and integer.
чисел.numbers
чh
Цель изобретени - повьшение быстродействи преобразовател за счет преобразовани одного двоично-дес тичного разр да за один такт.The purpose of the invention is to increase the speed of the converter by converting one binary-decimal bit per cycle.
На фиг.1 приведена структурна схема предлагаемого преобразовател двоично-дес тичного кода в двоичный; на фиг.2 - функциональна схема блока управлени .Figure 1 shows the structural scheme of the proposed converter of a binary-decimal code into a binary one; Fig. 2 is a functional block diagram of the control unit.
10ten
цифры в преобразователе хран тс толь ко одно-, трех- и п тикратное эначе- .ни двоичного эквивалента Ю -, а формирование двоичных эквивалентов дл всех остальных ее значений произво- ди1;с путем соответствующей настройки коммутатора 3 и первого сумматора 4 на выполнение тех или иных операций .the digits in the converter are stored only for one, three, and five times the binary equivalent of -, and the formation of binary equivalents for all the other values of the transducer is 1; with the corresponding setting of the switch 3 and the first adder 4 to perform those or other operations.
Основные блоки устройства имеют следующее функциональное назначение.The main units of the device have the following functional purpose.
Счетчик 1 формирует старшую часть адресов, по которым расположены дво- ич ные эквиваленты дес тичных значеПреобразователь двоично-дес тично- ний х 10 в блоке 2 пам ти. Последго кода в двоичный содержит (фиг.1) счетчик 1,блок 2 пам ти, коммутатор 3 первый и второй сумматоры 4 и 5,первый регистр 6, блок 7 управлени ,ши- фрйтор В, второй регистр 9, тактирующий вход 10, информационные входы 11 и выходы 12 устройства.Counter 1 forms the major part of the addresses where binary equivalents of decimal values are located. The converter is a binary-decimal x 10 in block 2 of memory. Sequentially, the code in binary contains (FIG. 1) counter 1, memory block 2, switch 3, the first and second adders 4 and 5, the first register 6, the control block 7, clock B, second register 9, clock input 10, information inputs 11 and outputs 12 of the device.
Блок 7 управлени -содержит элемен- Ьы И 13, элементы ИЛИ 14, входы .15, первый, второй, третий и четвертый выходы 16 - 19 блока управлени .The control unit 7 contains elements AND 13, the elements OR 14, the inputs .15, the first, second, third and fourth outputs 16-19 of the control unit.
Преобразователь двоично-дес тичного кода в двоичный работает следующим образом.Converter binary decimal code to binary works as follows.
Входной двоично-дес тичный код поступает на информационные входы 11 устройства по одному дес тичному разр ду , каждый из которых сопровождаетс тактовым импульсом, поступающим на тактирующий вход Ю. В основу преобразовател двоично-дес тичного кода в двоичный положен следующий принцип. Значени некоторых двоично-дес тичных цифр, дл возможности преобразовани их за один такт, могут быть представлены особым образом , как это показано в табл.1. При этом i- ненулева двоично-дес тична цифра (дл целых чисел , 1, 2,..., п - 1, дл дробных i -п, -п + 1, -п + 2,...,-1; п - разр дность дес тичного операнда) с учетом возможного переноса в соседнюю старшую цифру преобразуетс в двоичный код посредством под суммировани к ранее накопленному результату .или вычитани из него без сдвига либо со сдвигом на один разр д влево двоичного эквивалента значени х 10 , где X (1, 3, 5Y,a при нулевой цифре к ранее накопленному результату прибавл етс нулева информаци , т. е дл каждой i-й двоично-дес тичнойThe input binary-decimal code is fed to the information inputs 11 of the device, one decimal place, each of which is accompanied by a clock pulse arriving at the clock input Y. The following principle is the basis of the binary-decimal code converter. The values of some binary-decimal digits, in order to be able to convert them in one cycle, can be represented in a special way, as shown in Table 1. Moreover, i is a nonzero binary-decimal digit (for integers, 1, 2, ..., n - 1, for fractional i -n, -n + 1, -n + 2, ..., - 1; n is the digit of the decimal operand), taking into account the possible transfer to the next higher digit, is converted into binary code by summing to the previously accumulated result. or subtracting from it without shifting or shifted by one bit to the left of the binary equivalent of 10, where X (1, 3, 5Y, a with a zero digit, zero information is added to the previously accumulated result, i.e. for each i-th binary-decimal
цифры в преобразователе хран тс только одно-, трех- и п тикратное эначе- .ни двоичного эквивалента Ю -, а формирование двоичных эквивалентов дл всех остальных ее значений произво- ди1;с путем соответствующей настройки коммутатора 3 и первого сумматора 4 на выполнение тех или иных операций .the digits in the converter store only one, three and five times the binary equivalent of Yu, and the formation of binary equivalents for all of its other values is 1; with the corresponding setting of the switch 3 and the first adder 4 to perform one or more other operations.
Основные блоки устройства имеют следующее функциональное назначение.The main units of the device have the following functional purpose.
Счетчик 1 формирует старшую часть адресов, по которым расположены дво- ич ные эквиваленты дес тичных значе0Counter 1 forms the highest part of the addresses where binary equivalents of decimal values are located
5five
00
ний предназначен дл хранени двоичных эквивалентов дес тичных значений X 10 , количество которых определ етс разр дностью п преобразуемого дес тичного числа, и может быть,реализован на посто нной полупроводниковой пам ти.It is intended for storing binary equivalents of decimal values X 10, the number of which is determined by the size of n of the converted decimal number, and can be implemented on a permanent semiconductor memory.
Комму гатор 3 в зависимости от значени сигналов на его первом и втором управл ющих входах осуществл ет сдвиг на один разр д влево поступающей на его вход информации или передает ее транзитом на выход. Если оба управл ющих сигнала нулевые, то на его выходе вырабатываютс нули.The commutator 3, depending on the value of the signals at its first and second control inputs, shifts one bit to the left of the information arriving at its input or transmits it to the output. If both control signals are zero, then zeros are generated at its output.
Первый сумматор 4 производит суммирование сдвинутого или перед анно- .го транзитом через коммутатор 3 дво- lt4Horo эквивалента либо нулевой ин- 5 формации с ранее накопленным результатом и запоминает образующуюс при этом сумму.The first adder 4 produces a summation of the shifted or before the annotative transit through the switch 3, two equivalent of zero or zero information with the previously accumulated result, and it remembers the sum generated.
Второй сумматор 5 осуществл ет суммирование значенрш переноса из пре- 0 образуемой двоично-дес тичной цифры сформированного на четвертом выходе блока 7 управлени и значени соседней старшей цифры, поступающей через вход, 11 преобразовател и вл етс комбинационной схемой.The second adder 5 performs the summation of the transfer value from the preformed binary-decimal digit generated at the fourth output of the control unit 7 and the value of the adjacent highest digit input through the input 11 of the converter and is a combinational circuit.
Первый регистр 6 предназначен дл запоминани значени двоично-дес тичной цифры на врем такта ее преобразовани .The first register 6 is intended for storing the value of a binary-decimal digit for the time period of its conversion.
Блок 7 управлени вырабатывает по значени м двоичных разр дов а , а , ар, а, преобразуемой двоично-дес тич5The control unit 7 generates by the values of the binary bits a, a, ap, and a, the converted binary-decimal5
00
5555
ной цифры сигнал переноса (II) в соседнюю старшую дес тичную цифру исходного операнда, управл ющие сигналы дл коммутатора 3 (сдвиг на О и 1 разр д влево) и сигнал выбора режима дл накапливающего (первого) the digit of the transfer signal (II) to the next highest decimal digit of the source operand, the control signals for switch 3 (shift by 0 and 1 bit to the left) and the mode selection signal for accumulative (first)
матора 4 (сложение + или вычитание -). Значени этих сигналов обеспечивают выполнение операций в преобразователе над входными двоично-дес тичными цифрами согласно табл.1. Ниж приведена таблица истинности, полностью описывающа закон функционировани блока 7 управлени , который вл етс комбинационной схемой. Шифратор 8 по значению суммы (i + 1)-й двоично-дес тичной цифры и переноса из i-й преобразуемой в данном такте двоично-дес тичной цифры вырабатывает двухразр дный код, значение которого определ ет младшую часть ад- реса, выбираемого в следующем такте из блока 2 посто нной пам ти двоичного эквивалента х 10 , где х |l, 3, 5j. Первый и третий отделы табл.2 представл ют собой таблицу истинно- стишифратора 8. Кодовые комбинации 00, 01, 10 на его выходах Т и Т, обеспечивают выбор из блока 2 посто нной пам ти двоичных .эквивалентов fO , 3 и 5-10 соответствен но. Шифратор 8 вл етс комбинационной схемой. Второй регистр 9 предназначен дл хранени значени младшей части адреса, сформированного шифратором 8. . Matora 4 (addition + or subtraction -). The values of these signals provide for performing operations in the converter on the input binary-decimal digits according to Table 1. Bottom is a truth table that fully describes the law of operation of control unit 7, which is a combinational circuit. The encoder 8, based on the sum of the (i + 1) -th binary-decimal digit and the transfer from the i-th binary-decimal digit converted in a given tact, generates a two-digit code, the value of which determines the lower part of the address selected in the following The tact from block 2 of the constant memory is the binary equivalent x 10, where x | l, 3, 5j. The first and third sections of Table 2 represent the true-decoder 8 table. The code combinations 00, 01, 10 at its outputs T and T provide for the selection from block 2 of the fixed memory of binary equivalents fO, 3 and 5-10, respectively. but. The encoder 8 is a combination circuit. The second register 9 is designed to store the value of the lower part of the address formed by the encoder 8..
Преобразование целых двоично-дес тичных чисел осуществл етс следую- щим образом.The conversion of whole binary-decimal numbers is carried out as follows.
До прихода первого управл ющего импульса все триггеры преобразовате- л устанавливаютс в О (цепи установки в О на фиг.1 не показаны). Сигналы на выходах .16 - 19 блока 7 управлени согласно закону его функционировани (табл.2) также устанав- Before the arrival of the first control pulse, all the transducer triggers are set to O (the installation circuits in O are not shown in Fig. 1). The signals at the outputs .16 - 19 of the control block 7 according to the law of its functioning (Table 2) also establish
,ливаютс в О, при этом на выходе коммутатора 3 устанавливаютс нули. Значение первой младшей двоично-дес тичной цифры через вход 11 преобare in O, while the output of the switch 3 is set to zeros. The value of the first youngest binary-decimal digit through the input 11 is
разовател и сумматор 5 поступаетrazovatel and adder 5 enters
на вход шифратора 8, на выходе которого согласно его таблице истинности (табл.2) вырабатываетс двухразр дный код младшей части адреса двоичного эквивалента дл преобразовани первой дес тичной цифры. Первый управл ющий импульс, поступающий на шину 10, записывает в первй регистр 6 первую двоично-дес тичную тетраду преобразуемого числа, а во второй регистр 9 - соответствующую информацию с вьгеода шифратора 8. Этот же управл ющий импульс увеличивает наto the input of the encoder 8, the output of which, according to its truth table (Table 2), generates the two-digit code of the lower part of the address of the binary equivalent to convert the first decimal digit. The first control pulse arriving on bus 10 writes the first binary-decimal tetrad of the number being converted to the first register 6, and the corresponding information from the encoder 8's output to the second register 9. The same control pulse increases by
5 0 5 20 25 -305 0 5 20 25 -30
35 035 0
5five
5 five
794794
единицу содержимое счетчика 1,.на выходе которого формируетс старша часть адреса первого двоичного эквивалента . В первом сумматоре при этом останетс нулева информаци . С пои- ходом следующего тактирующего импульса выбранный из блока 2 посто нной пам ти двоичный эквивалент X И0° ,(где X |l, 3, 5 ) поступает параллельным кодом на вход коммутатора Зе Одновременно с этим в блоке 7 управлени по значению дво- ично-дес тичкой тетрады, записанной в первый регистр 6 (табл.2),вырабатываютс на выходах 16 и 17 сигналы управлени коммутатором, на выходе 19 формируетс сигнал переноса в соседнюю старш то тетраду и на выходе 18 образуетс потенциал выбора режима работы первого cyNfMaTopa 4 (О - сложение, 1 - вычитание).unit the contents of counter 1, at the output of which the highest part of the address of the first binary equivalent is formed. In the first adder, zero information will remain. With the next clock pulse, the binary equivalent selected from block 2 is the binary equivalent X И 0 °, (where X | l, 3, 5) is fed in parallel with the input of the switch Ze At the same time, in the control block 7, the value is binary - a small tetrade recorded in the first register 6 (Table 2), the control signals of the switch are generated at the outputs 16 and 17, the transfer signal to the next high tetrade is generated at the output 19 and the output of the first cyNfMaTopa 4 is generated at the output 18 O - addition, 1 - subtraction).
В соответствии со значением сигналов на выходах 16 и 17 блока 7 управлени на выходе коммутатора 3 образуетс результат, равный значению К.Э,, где К {о, 1, 2}.а Э, - двоичный эквивалент одно-,трех-или п тикратного значени веса младшей дес тичной цифры. Первый сумматор 4 по значению сигнала на выходе 18 блока 7 управлени настраиваетс либо на сложение, либо на вычитание. В этом же такте значение второй двоично-дес тичной цифры через вход 11 преобразовател и сумматор 5 поступает на вход шифратора 8, обеспечива на его выходе двухразр дный код младшей части адреса второго двоичного эквивалента х 10% выборка которого осуществл етс во-втором такте .In accordance with the value of the signals at the outputs 16 and 17 of the control unit 7, at the output of the switch 3, the result is equal to the value of KE, where K {o, 1, 2}. A E, is the binary equivalent of one, three or n the multiple value of the weight of the lower decimal digit. The first adder 4, by the value of the signal at the output 18 of the control unit 7, is configured for either addition or subtraction. In the same cycle, the value of the second binary-decimal digit through the input 11 of the converter and the adder 5 enters the input of the encoder 8, providing at its output a two-digit code of the lower part of the address of the second binary equivalent x 10% which is sampled in the second cycle.
В.конце первого-такта преобразовани управл ющий импульс записывает в регистр 6 вторую двоично-дес тичную цифру преобразуемого числа, а в регистр 9 соответствующую ин- .формацию с выхода шифратора 8. Этот же управл ющий импульс увеличивает содержимое.счетчика 1, формиру значение старшей части адреса второгоB. At the end of the first-conversion cycle, the control pulse records in register 6 the second binary-decimal digit of the number being converted, and in register 9 the corresponding information from the output of the encoder 8. The same control pulse increases the content of the counter 1, forming the value the upper part of the address of the second
| . | .
двоичного эквивалента, и записывает в аккумул тор первого сумматора 4 результат суммировани (вычитани ) значени К.Э , с предыдущим содержимым аккумул тора.binary equivalent, and writes to the battery of the first adder 4 the result of the summation (subtraction) of the values of CE, with the previous contents of the battery.
Вслед за первым дес тичным разр дом точно так же за один такт происходит преобразование каждого последующего двоично-дес тичного разр да исходного числа до тех пор, пока не будут преобразованы все двоично-дес тичные разр ды исходного двоично- дес тичного числа, и возможный бит переноса из старшего двоично-дес тичного разр да, который обрабатываетс в дополнительном такте при подаче на информационные входы 11 нулевой информации .Following the first decimal bit, in exactly the same way, in one clock cycle, each subsequent binary-decimal digit of the source number is converted until all binary-decimal bits of the initial binary-decimal number and the possible bit are converted. the transfer from the highest binary-decimal bit, which is processed in an additional cycle when zero information is fed to the information inputs 11.
При этом в первом сумматоре 4 формируетс искомое двоичное число,которое подаетс на выходе 12 преобразовател .In this case, in the first adder 4, the desired binary number is generated, which is supplied at the output 12 of the converter.
В случае преобразовани дробного дес тичного числа преобразователь работает таким же образом. При этом в блоке 2 посто нной пам ти должныIn the case of a fractional decimal number conversion, the converter operates in the same way. In addition, in block 2 of the permanent memory should
эквивалентыequivalents
- 1- one
., X 10 , где., X 10, where
брете.ни bret.ni
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853914887A SU1283979A1 (en) | 1985-06-24 | 1985-06-24 | Binary-coded decimal code-to-binary code converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853914887A SU1283979A1 (en) | 1985-06-24 | 1985-06-24 | Binary-coded decimal code-to-binary code converter |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1283979A1 true SU1283979A1 (en) | 1987-01-15 |
Family
ID=21184150
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853914887A SU1283979A1 (en) | 1985-06-24 | 1985-06-24 | Binary-coded decimal code-to-binary code converter |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1283979A1 (en) |
-
1985
- 1985-06-24 SU SU853914887A patent/SU1283979A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 572781, кл. G 06 F 5/02, 1977. Авторское свидетельство СССР № 760085, кл. G 06 F 5/02, 1980. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1283979A1 (en) | Binary-coded decimal code-to-binary code converter | |
US3890496A (en) | Variable 8421 BCD multiplier | |
SU1003074A1 (en) | Device for parallel algebraic adding in sign-digit number system | |
RU2248094C2 (en) | Device for transforming numbers from decimal to binary notation scale | |
SU1053104A1 (en) | Multiplying device | |
SU1262733A2 (en) | Binary-coded decimal number-to-binary number converter | |
SU1115045A1 (en) | P-ary position code-to-binary code translator | |
SU1501030A1 (en) | Series to parallel code converter | |
SU451079A1 (en) | Sequential multiplication device | |
SU739523A1 (en) | Binary decimal-to-binary converter | |
SU734669A1 (en) | Converter of proper binary fraction into binary-decimal fraction and integer binary-decimal numbers into binary numbers | |
SU1383339A1 (en) | Device for modulo m equals two raised to power "n" minus one multiplication | |
SU1728971A1 (en) | Data format converter | |
SU572781A1 (en) | Radix converter of binary-decimal numbers into binary numbers | |
SU1667061A1 (en) | Multiplication device | |
SU1174921A1 (en) | Adder-accumulator | |
SU1007097A1 (en) | Converter for converting binary code into code with 1 and -1 weighting coefficient and vice versa | |
SU1182513A1 (en) | Sequential device for dividing numbers in radix complement form | |
SU1140118A1 (en) | Device for calculating value of square root | |
SU1179322A1 (en) | Device for multiplying two numbers | |
SU435519A1 (en) | BINARY AND DECIMAL BINARY AND REVERSE CONVERTER | |
SU1182514A1 (en) | Device for multiplying decimal numbers | |
SU809150A1 (en) | Binary-to-bcd converter | |
SU694867A1 (en) | Device for the digital averaging of binary -coded signals | |
SU1229758A1 (en) | Multiplying device |