SU1283798A1 - Устройство дл трансл ции кодов с одного зыка на другой - Google Patents

Abstract

Изобретение относитс  к вычислительной технике. Целью изобретени   вл етс  повышение производительности . Устройство содержит блок 1 пам ти адресных слов, блок 2 пам ти выходных слов, буферный запоминающий блок 3, коммутатор 4 адреса, регистр 5 адреса , регистр 6 адреса, буферный регистр 7, регистр 8 выдачи, мультиплексор 9, дешифратор 10, группу 11 блоков элементов ИЛИ, блок 12 элементов И, группу 13 блоков элементов И, триггер 14 запуска, блок 15 синхронизации . 2 ил.

Description

(Л

tvd

00

оо

QD

00

Изобретение относитс  к вычислительной технике и может быть использовано в быстродействующих операционных системах, в частности в системах непосредственной реализации  зыков высокого уровн , аппаратурных транслирующих системах, построенных на основе однотипных модулей.

Цель изобретени  - повышение производительности .

На фиг.1 представлена схема устройства; на фиг.2 - функциональна  схема буферного запоминающего блока.

Устройство содержит блок 1 пам ти 15 адресных слов, блок 2 пам ти выходных слов, буферный запоминающий блок (БЗБ) 3, коммутатор 4 адреса, регистр 5 адреса, регистр 6 адреса, буферньй

Буферный запоминающий блок организует обслуживание поступивших входных слов на преобраз ование в соответствии с дисциплиной первым пришел - первым обслужен. Так как в начальный момент времени все регистры 21 находились в нулевом состо нии, то на выходах группы 24 элементов И образуетс  управл ющий код, поступающий на управл ющий вход демультиплексора 22 и ра зрешаю- щий запись входного слова с входа буферного запоминающего блока 3 в регистр 21. Состо ние этого регистра будет отличным от нулевого и на выходе элемента И 24 будет сигнал логической единицы. Этот сигнал, поступа  на управл ющий вход демультиплексора

25

пегисто 7. регистр В выдачи, мультип-20 „„ pcinv-Jt , f f , запрещает прохождение с его входа

лексор 9, дешифратор 10, группу 11 блоков элементов ИЛИ, блок 12 элементов И, группу 13 блоков элементов И, триггер 14 запуска, блок 15 синхронизации , вход 16 запуска устройства, информационные входы 17 устройства, вход 18 условий преобразовани , выходы 19 и 20 устройства, группу 21 регистров , демультиплексор 22, группу 23 коммутаторов, группу 24 элеме нтов И, элемент И 25, элемент И 26, элемент ИЛИ 27, одновибратор 28.

Устройство функционирует следующим образом.

очередного входного слова в первый регистр 21 и разрешает заполнение последующих регистров.

I Работа устройства начинаетс  путем подачи импульса на вход 16. При поступлении этого импульса триггер 14 запуска переходит в единичное состо ние и тем самым разрешает формирование серии тактовых импульсов с выходов блока 15 дл  синхронизации работы устройства.

С выхода первого регистра 21 информаци  первого входного слова поВ исходном состо нии элементы па- 35 ступает на выход буферного запоминающего блока 3 и с его выхода через

30

м ти устройства наход тс  в нулевом состо нии (за исключением разр да регистра 8 вьздачи, определ ющего окончание процесса преобразовани  входного слова).40

Устройство может функционировать в двух режимах: режиме преобразовани  входного слова, поступившего на данкоммутатор 4 адреса по тактовому импульсу заноситс  в регистр 5 адреса.

Входное слово представл ет начальный адрес программы преобразовани  (трансл ции) кодов (слов) входного  зыка в множество кодов (слов) выходного  зыка. При этом возможно три режима преобразовани : Один в нескольное устройство; режиме передачи слова45 ко, Один в один, Несколько в

с заданного устройства на его преобразование .аналогичным устройством транслирующей системы. При этом передача слова с одного устройства на

вьй регистр 21 (фиг.2) буферного запоминающего блока 3.

Буферный запоминающий блок организует обслуживание поступивших входных слов на преобраз ование в соответствии с дисциплиной первым пришел - первым обслужен. Так как в начальный момент времени все регистры 21 находились в нулевом состо нии, то на выходах группы 24 элементов И образуетс  управл ющий код, поступающий на управл ющий вход демультиплексора 22 и ра зрешаю- щий запись входного слова с входа буферного запоминающего блока 3 в регистр 21. Состо ние этого регистра будет отличным от нулевого и на выходе элемента И 24 будет сигнал логической единицы. Этот сигнал, поступа  на управл ющий вход демультиплексора

„„ 22, запрещает прохождение с его входа

коммутатор 4 адреса по тактовому импульсу заноситс  в регистр 5 адреса.

Входное слово представл ет начальный адрес программы преобразовани  (трансл ции) кодов (слов) входного  зыка в множество кодов (слов) выходного  зыка. При этом возможно три режима преобразовани : Один в нескольодин . Некоторые выходные слова могут быть пустыми.

Устройство реализует ортогональное (двухуровневое) преобразование. На

другое устройство системы осуществл -50 первом уровне происходит преобразова- етс  в процессе преобразовани  неко- ние адресных слов, на втором - непосредственно формирование выходных слов. По очередному тактовому импульсу в буферный регистр 7 заноситс  ад торого макрослова (макрооператора), входного  зыка.

При поступлении входного слова на первый вход 17 (другие входы 17 сое- ресное слово, определ ющее режим ра- динены с соответствующими выходами боты, адрес очередного адресного сло- аналогичных устройств транслирующей системы) через группу 11 блоков элева и адрес выходного слова. В свою очередь, очередной адрес адресного слова определ етс  кодом условий проментов ИЛИ это слово заноситс  в персу в буферный регистр 7 заноситс  адресное слово, определ ющее режим ра- боты, адрес очередного адресного сло-

ресное слово, определ ющее режим ра- боты, адрес очередного адресного сло-

ва и адрес выходного слова. В свою очередь, очередной адрес адресного слова определ етс  кодом условий процесса преобразовани  с выхода первого пол  буферного регистра 7, вторым полем буферного регистра 7 и меткой- признаком.

Если очередное адресное слово за- г висит от некоторых условий процесса преобразовани , то код самого услови  заноситс  в первое поле буферного регистра 7, во второе поле заноситс  немодифицируема  часть адреса, а пер- fO вал метка-признак определ ет модифицируемый разр д адреса адресного слова.

Мультиплексор 9 реализует логичес- 15 кую функцию вида y.,a+X2Zj+X3Z2 + ,.. .,+Х| + г2ч, где у - выходной сигнал мультиплексора 9; X V -

са и далее. Устройство функционирует аналогично рассмотренному выше.

Б том случае, если вьщаетс  последнее выходное слово после преобразовани  входного слова и в буферный ззггоми лающин блок 3 от других анало- гниных устройств или от супервизорно- го устройства входных слов на преоб- разова:-1ие не поступило, то одновременно с выдачей последнего выходного слова, с выхода регистра 8 выдаетс  метка-признак окончани  процесса преобразовани . Эта метка-признак поступает на вход буферного запоминающего блока 3 и, так как регистры 21 наход тс  Е Ji yjiepOM состо нии, на выходе элемента И 25 образуетс  потенциал лсгичсской еднниф). Этим сигналом триггер 14 запуска устанавливаетс  в

- конъюнкци  c/j . ,., d.f СО- 20 нулевое состо ние и работа устройства

ответствующа  коду условии преобразовани , разрешающему прохождение модифицируемого адресного разр да а без изменений;25

0/ .6/, , ,о(2,.

,о(

«(.

Х, orjo,ot

. ,с(| - КОНЪЮНКЦИИ, соответствующие кодам, оп- 30 редел ющим прохождение на выход мультиплексора 9 одного из сигналов условий преобразовани  Z, 35 Zj ,... . ,Z с входа 18.

Если очередное адресное слово не зависит от условий преобразовани , то то оно определ етс  кодом второго по- л  буферного регистра 7. В третьем поле регистра 7 находитс  адрес выходного слова, который по очередному тактовому импульсу с выхода блока 15 заноситс  в регистр 6 адреса. Из блока 2 пам ти начинаетс  выборка информации . По очередному тактовому импульсу выбранное выходное слово заноситс  в регистр 8 выдачи и с его

выхода поступает на выход 19, Признак 50 признака регистра 7 определ ет режим окончани  процесса преобразовани  на выходе регистра 8 выдачи исчезает и тем самым запрещаетс  сдвиг информации в буферном ;гап6минающем блоке 3 и ее прохождение через коммутатор 4 адреса дл  занесени  в регистр 5. Адрес очередного адресного слова с буферного регистра 7 через коммутатор 4 адреса заноситс  в регистр 5 адрепередачи слова аналогичному устройству . При выдаче метки-признака передачи слова код устройства, которому необходимо передать это слово, поступа- 55 ет на вход дешифратора 10. Последний преобразует ДЕОИЧНЬШ код в унитарный код и открывает соответствующий блок элементов И группы 13 дл  передачи слеза, на. один из выходов 20. С выхода

са и далее. Устройство функционирует аналогично рассмотренному выше.

Б том случае, если вьщаетс  последнее выходное слово после преобразовани  входного слова и в буферный ззггоми лающин блок 3 от других анало- гниных устройств или от супервизорно- го устройства входных слов на преоб- разова:-1ие не поступило, то одновременно с выдачей последнего выходного слова, с выхода регистра 8 выдаетс  метка-признак окончани  процесса преобразовани . Эта метка-признак поступает на вход буферного запоминающего блока 3 и, так как регистры 21 наход тс  Е Ji yjiepOM состо нии, на выходе элемента И 25 образуетс  потенциал лсгичсской еднниф). Этим сигналом триггер 14 запуска устанавливаетс  в

завершаетс .

Если, в буферном запоминающем блоке 3 была занесена информаци  на преобразование , то метка-признак окончани  процесса преобразовани  предьщу- щего слова с выхода регистра 8 выдачи поступа  на вход буферного запоминающего блока 3. производит сдвиг инфор- мац11 -1 в регистрах 21 и запись инфор- мации 3 регистр 5. адреса. Далее устройство функционирует аналогично рассмотренному вьшге.

Второй релдам работы устройства  вл етс  подрелопчок и осуществл етс  в процессе Быгюлнени  первого режима. Так при необходимости передачи некоторых слов дл  их дальнейшего преобразовани  в адресное слово (информаци  буферного регистра 7) заноситс  следующа  информаци . В первое поле регистра 7 заноситс  Код устройства, которому необходимо передать слово дл  дальне1 п1;его его преобразовани , Во второе поле, как и в первом релси- ма 5 з 1носитс  адрес очередного адресного слова, 3 третье поле регистра 7 заноситс  код слова, которое необходимо дл  дальнейутего его преобразовани . Кроме того, выход второй меткипризнака регистра 7 определ ет режим

передачи слова аналогичному устройству . При выдаче метки-признака передачи слова код устройства, которому необходимо передать это слово, поступа- ет на вход дешифратора 10. Последний преобразует ДЕОИЧНЬШ код в унитарный код и открывает соответствующий блок элементов И группы 13 дл  передачи слеза, на. один из выходов 20. С выхода

устройства входное слово поступает на соответствующий информационный вход другого устройства и через группу 11 бпоков элементов ИЛИ заноситс  в буферный запоминающий блок 3 дл  его дальнейшего преобразовани .

Фо, рмула изобретени 

Устройство дл  трансл ции кодов с одного  зыка на другой, содержащее блок пам ти адресных слов, блок пам ти выходных слов, коммутатор адреса,

12837986

низации соединен с синхронизирующим

fO

входом регистра выдачи, информационный выход которого соединен с первым информационным выходом устройства, вход условий преобразовани  устройства соединен со вторым информационным входом мультиплексора, выход которого соединен с первым информацион ным входом коммутатора адреса, выхо признака регистра соединен с пр мым и инверсным управл ющими входами коммутатора адреса, отличающеес  тем, что, -с целью повьшени  производительности, в него

первый регистр адреса,- второй регистр 5 введены буферный запоминающий блок.

25

адреса, буферный регистр, р егистр выдачи , мультиплексор, блок элементов И, триггер запуска, блок синхронизации , причем вход запуска устройства соединен с единичным входом триггера 20 запуска, единичный выход которого со- единен с управл ющим входом блока синхронизации, первый выход блока синхронизации соединен с синхронизи- руюищм входом первого регистра адреса , выход которого соединен с адресным входом блока, пам ти адресных слов, выход блока пам ти адресных слов соединен с информационным входом буферного регистра, выходы разр дов -30 первого пол  которого соединены с управл ющим входом мультиплексора, выход первой метки-признака буферного регистра соединен с первым информационным входом мультиплексора выходы разр дов второго пол  буферного регистра соединены с первым информационным входом коммутатора адреса, выход которого соединен с информационным входом первого регистра адреса, второй выход блока синхронизации соединен с синхронизирующим входом буфе|5- ного регистра, выход второго регистра адреса соединен с адресным входом

35

40

блока.пам ти выходных слов, выход ко- 45коммутатора адреса, выход признака

торого соединен с информационным вхо-регистра вьщачи соединен с входом

дом регистра вьщачи, третий выходпризнака буферного запоминающего блоблока синхронизации соединен с синх-ка, выход признака окончани  которого

ронизирующим входом второго регистрасоединен с нулевым входом триггера

адреса, четвертью выход блока синхро- 50запуска.

входом регистра выдачи, информационный выход которого соединен с первым информационным выходом устройства, вход условий преобразовани  устройства соединен со вторым информационным входом мультиплексора, выход которого соединен с первым информационным входом коммутатора адреса, выход признака регистра соединен с пр мым и инверсным управл ющими входами коммутатора адреса, отличающеес  тем, что, -с целью повьшени  производительности, в него

введены буферный запоминающий блок.

5

0 0

группа блоков элементов И, группа блоков элементов 1-ШИ и дешифратор, причем выходы разр дов первого пол  буферного регистра соединены с информационным входом дешифратора, выход второй метки-признака буферного регистра соединен с управл ющим входом дешифратора и с инверсным входом блока элементов И, разр дов тре- - тьего пол  буферного регистра соединены с информационным входом блока элементов И и с информационными входами блоков элементов И группы, выходы дешифратора соединены соответственно с управл ющими входами блоков элементов И группы, выходы которых соединены с вторым информационным выходом устройства, выход блока элементов И соединен с информационным вхо- 5 дом второго регистра адреса, информационный вход устройства соединен с входами блоков элементов ИЛИ группы, выходы которых соединены с информаци- oHHbw входом буферного запоминающего блока, п тый выход блока синхронизации соединен с синхронизирующим входом буферного запоминающего блока, информационный выход которого соединен с вторым информационным входом

0

24

t

V

l

сриг.2

Claims (1)

1. Формула изобретения

   Устройство для трансляции кодов с одного языка на другой, содержащее блок памяти адресных слов, блок памяти выходных слов, коммутатор адреса, первый регистр адреса,- второй регистр адреса, буферный регистр, регистр выдачи, мультиплексор, блок элементов И, триггер запуска, блок синхронизации, причем вход запуска устройства соединен с единичным входом триггера запуска, единичный выход которого соединен с управляющим входом блока синхронизации, первый выход блока синхронизации соединен с синхронизирующим входом первого регистра адреса, выход которого соединен с адресным входом блока., памяти адресных слов, выход блока памяти адресных ₍ слов соединен с информационным входом буферного регистра, выходы разрядов первого поля которого соединены с управляющим входом мультиплексора, выход первой метки-признака буферного регистра соединен с первым информационным входом мультиплексора выходы разрядов второго поля буферного регистра соединены с первым информационным входом коммутатора адреса, выход которого соединен с информационным входом первого регистра адреса, второй выход блока синхронизации соединен с синхронизирующим входом буферного регистра, выход второго регистра адреса соединен с адресным входом блока.памяти выходных слов, выход которого соединен с информационным входом регистра выдачи, третий выход блока синхронизации соединен с синхронизирующим входом второго регистра адреса, четвертый выход блока синхро низации соединен с синхронизирующим входом регистра выдачи, информационный выход которого соединен с первым информационным выходом устройства, вход условий преобразования устройства соединен со вторым информационным входом мультиплексора, выход которого соединен с первым информационным входом коммутатора адреса, выход признака регистра выдачи соединен с прямым и инверсным управляющими входами коммутатора адреса, отличающееся тем, что, с целью повышения производительности, в него введены буферный запоминающий блок, группа блоков элементов И, группа блоков элементов ИЛИ и дешифратор, причем выходы разрядов первого поля буферного регистра соединены с информационным входом дешифратора, выход второй метки-признака буферного регистра соединен с управляющим Входом’ дешифратора и с инверсным входом блока элементов И, выходы разрядов тре- тьего поля буферного регистра соединены с информационным входом блока элементов И и с информационными входами блоков элементов И группы, выходы дешифратора соединены соответственно с управляющими входами блоков элементов И группы, выходы которых соединены с вторым информационным выходом устройства, выход блока элементов И соединен с информационным входом второго регистра адреса, информационный вход устройства соединен с входами блоков элементов ИЛИ группы, выходы которых соединены с информационным входом буферного запоминающего блока, пятый выход блока синхронизации соединен с синхронизирующим входом буферного запоминающего блока, информационный выход которого соединен с вторым информационным входом коммутатора адреса, выход признака регистра выдачи соединен с входом признака буферного запоминающего блока, выход признака окончания которого соединен с нулевым входом триггера запуска.