SU1282147A1 - Устройство дл управлени доступом к пам ти - Google Patents
Устройство дл управлени доступом к пам ти Download PDFInfo
- Publication number
- SU1282147A1 SU1282147A1 SU853922225A SU3922225A SU1282147A1 SU 1282147 A1 SU1282147 A1 SU 1282147A1 SU 853922225 A SU853922225 A SU 853922225A SU 3922225 A SU3922225 A SU 3922225A SU 1282147 A1 SU1282147 A1 SU 1282147A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- block
- trigger
- unit
- Prior art date
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
Изобретение относитс к области цифровой вычислительной техники, в частности к устройствам дл сопр жени с пам тью, и может быть использовано дл построени систем с быстрой пам тью. Целью изобретени вл етс расширение функциональных возможностей устройства за счет организации приоритета по ииклу записи информации . Устройство содержит блок управлени , блок формировани адреса, блок формировани зоны и блок пам ти. Логика управлени устройства обеспечивает более высокий приоритет сигналов записи в пам ть по сравнению с сигналами чтени из пам ти при одновременном поступлении обоих сигналов. 2 з.п. ф-лы, 1 ил.
Description
1С
00 1С
Изобретение относитс к цифровой вычислительной технике, в частности к устройствам дл сопр жени с пам тью , и может быть использовано дл построени систем с быстрой пам тью.
Цель изобретени - расширение функциональных возможностей устройства путем организации приоритета по циклу записи информации.
На чертеже представлена схема устройства .
Устройство содержит блок 1 формировани адреса, блок 2 фиксации зоны , генератор 3 импульсов, блок 4 пам ти, блок 5 управлени , распределитель 6 импульсов, информационный вход 7 устройства.
Блок 1 формировани адреса содер- 7КИТ первьш счетчик 8, второй счетчик 9, коммутатор 10, элемент ИЛИ-НЕ 11.
Блок 2 фиксации зоны содержит триггер 12 и элемент 13 неравнозначности .
Блок 5 управлени содержит четвертый 14, п тьш 15, первый 16, второй 17, третий 18 триггеры, первый 19-. и второй 20 элементы И-НЕ, элемент ШТИ-НЕ 21,
Устройство работает следующим образом .
Блок 5 вырабатывает последовательность управл юар х сигналов, реализующую заданный алгоритм (запись- считывание) работы с пам тью. Синхронизаци блока 5 осуществл етс распределителем 6 и генератором 3. Распределитель-6 представл ет собой сдвиговый триггерньй регистр, про- движе;;ие которого осуществл етс серией импульсов с выхода генератора 3. Однократна развертка распределител 6 составл ет цикл синхронизации , который может включать различное количество тактовых сигналов, например четыре: СИ 1,...,СИ 4.
Информаци , подлежаща записи в блок 4, прив зываетс к сигналу запуска на входе устройства и при необходимости может быть синхронизирована сигналом с выхода триггера 14 5. Сигнал запуска используетс также дл установки счетчиков 8 и 9.
Информаци , снимаема с блока 4 в цикле считывани , может быть синхронизирована сигналом с выхода элемента ИЛИ-НЕ 21 блока 5.
Синхронизаци входной и выходной информации может быть реализована с помощью и-трйггеров.
Распределитель 6 устанавливаетс
в исходное состо ние при подаче напр жени питани .
Исходному состо нию распределител 6 соответствует единичный потенциал сигнала СИ 4, который устанавливает триггеры 16 и 17 в единичное состо ние, которому соответствует положительный потенциал на их единичных выходах. Положительный потенциал с выхода триггера 16 открывает по
одному из входов элемент И-НЕ 20 и устанавливает триггер 18 в нулевое состо ние, которому соответствует по- тенциал на его инверсном выходе, этот пoтeнIJ иaл вл етс запрещающим дл
цикла записи в блоке 4. Единичньй потенциал с пр мого выхода триггера 17 поступает на вход элемента 13, уровень сигнала с выхода которого определ ет зону записи или считывани .
Сигнал запуска, по вл сь на входе узла 2, опрокидывает триггер 12, производ этим смену зоны записи на зону считывани .
С выходов генератора 3 на С-входы триггеров 14 и 15 соответственно поступают импульсы частоты записи и считывани .
Приоритетом обращени к блоку 4
обладают импульсы частоты записи. Таким образом, если импульсы частоты записи и считывани приход т одновременно , то оба триггера 14 и 15 опрокидываютс в единичное положение , при этом на выходе элемента 20 сохран етс единичный потенциал, а на выходе элемента 19 по вл етс нулевой потенциал, который поступает на D-вход триггера 16. Таким образом , при по влении синхроимпульса СИ 1 на С-входе триггеров 16 и 17 триггер 16 опрокидьшаетс в нулевое положение, а триггер 17 остаетс в единичном положении.
Единичный потенциал с инверсного выхода триггера 16 поступает в блок 1 и через элемент 11 поступает на вход блока 4, а также через коммутатор 10 подключает код адреса записи счетчика 8 к адресным входам блока 4.
Единичный потенциал с инверсного выхода триггера 16 сбрасывает тригrep 14 в исходное положение, а такж поступает на D-вход триггера 18 и с приходом синхроимпульса СИ 2 с распределител 6 последний опрокидываетс в единичное положение.
Нулевой потенциал, возникающий на инверсном выходе триггера 18, поступает на соответствующий вход блока 4, производ запись информации по D1-входу блока 4,
Синхроимпульс СИ 3, который можно использовать дл синхронизации информации с DO-выхода блока 4, на выход блока 5 не поступит, так как элемент 21 закрыт нулевым потенци- алом с инверсного выхода триггера 17.
Следующий синхроимпульс СИ 4 устанавливает триггеры 16 и 18 в исходное состо ние, при этом спад им- пульса на единичном выходе триггера 18 производит смену кода записи в счетчике 8. Теперь в следующий цикл работы распределител 6 с по влением синхроимпульса СИ 1 осуществл - етс процесс считывани , так -как на D-вход триггера 17 поступает нулевой потенциал с выхода элемента 20, а на D-входе триггера 16 сохран етс единичный потенциал.
Таким образом, синхроимпульс СИ следующего цикла опрокидывает триггер 17 в нулевое положение, а триггер 16 остаетс в-единичном положении . Синхроимпульс СИ 2 сохран ет единичный пoт iнциaл на инверсном выходе триггера 18.
Единичный потенциал с инверсного выхода триггера 17 сбрасывает триггер 15, поступает в блок 1, через коммутатор 10 подключает код адреса считывани счетчика 9 на адресные входы блока 4 и через элемент 11 производит выбор блока пам ти, при этом на DO-выходе блока 4 по вл етс информаци считывани , котора может быть при необходимости синхронизирована синхроимпульсом СИ 3, который поступает на выход блока 5 через элемент 21.
Синхроимпульс СИ 4 устанавливает триггер 17 в исходное положение, при этом спад импульса на его инверсном выходе производит смену кода адреса считывани в счетчике 9.
Claims (3)
1. Устройство дл управлени доступом к пам ти, содержащее блок управлени , генератор импульсов и распределитель импульсов, причем с первого по четвертый выходы распределител импульсов подключены к входам с первого по четвертьш блока управлени , тактовый вход распределител импульсов подключен к первому выходу генератора импульсов, отличающеес тем, что, с целью расширени функциональных возможностей устройства путем организации приоритета по циклу записи информации, в него введены блок формировани адреса и блок фиксации зоны, причем вход сброса блока формировани адреса и вход запуска блока фиксации зоны подключены к входу запуска устройства, тактовьш вход блока формировани адреса подключен к первому выходу блок управлени , адресный и стробируюший выходы блока формировани адреса и выход блока фиксации зоны подключены соответственно к младшим разр дам адресного входа, к входу выбора модул и к старшему разр ду адресного входа блока пам ти, второй и третий выходы генератора импульсов подключены к п тому и шестому входам блока управлени , с второго по п тый выхо/ ы которого подключены соответственно к выходу устройства дл подключени , к входу чтени записи блока пам ти, первому и второму стробир ующим входам блока формировани адреса и к управл ющему входу блока фиксации зоны, причем блок фиксации зоны содержит триггер и элемент неравнозначности, вход запуска блока подключен к синхронизирующему входу триггера, нулевой выход которого соединен с первым входом элемента неравнозначности, второй вход и выход которого соединены соответственно с управл ющим входом и выходом блока.
2. Устройство по п. 1, отличающеес тем, что блок управлени содержит с первого по п тый триггеры, пербый, второй элементы И-НЕ и элемент ШТИ-НЕ, причем первый вход блока подключен к входам синхронизации первого, второго триггеров , второй, третий входы блока соединены соответственно с входом синхронизации третьего триггера и с первым входом элемента ИЛИ-НЕ, пр мой и инверсный выходы третьего триггера соединены соответственно с первым, вторым выходами блока, инверсный выход первого триггера соединен с информационным входом третьего триггеру, с входом сброса четвертого триггера и с треты м выходом блока, инрерсный выход второго триггера соединен с вторым входом элемента ИЛИ-НЕ, с входом сброса п того триггера и с четвертьм выходом блока, пр мой выход второго триггера соединен с первым входом первого элемента И-НЕ и с п тым выходом блока, четвертый вход блока подключен к единичным входам первого, второго триггеров , п тый, шестой входы блока подключены к входам синхронизации четвертого и п того триггеров, информа- 1ШО1П1ые входы четвертого и п того триггеров соединены с шиной логической единицы, выход элемента ИЛИ-НЕ соединен с шестым выходом блока, еди ничный выход четвертого триггера сое динен с седьмым выxoдo i блока и с вторым входом первого элемента И-НЕ, нулевой выход четвертого триггера и единичный выход п того триггера соединены соответственно с первым и вторым входами второго элемента И-НЕ, третий вход которого соединен с единичным выходом первого триггера и с
fO
входом сброса третьего триггера, выходы первого и второго элементов И-НЕ соединены соответственно с информационными входами первого и второго триггеров.
3. Устройство по п. 1, о т л и - чающеес тем, что блок формировани адреса содержит первый, второй счетчики, коммутатор и элемент ИЛИ-НЕ, причем вход сброса подключен к входам сброса первого, второго счетчиков, тактовый вход и адресный и стробирующий выходы блока подключены соответственно к счетному входу первого счетчика, к выходу коммутатора и к выходу элемента ИЛИ-НЕ, второй стробирующий вход блока сое- дашен со счетным входом второго счетчика, с первым управл ющим входом коммутатора и с первым входом элемента ШШ-НЕ, второй вход которого и второй управл ющий вход коммутатора соединены с первым строби- 25 рующим входом блока, выходы первого , второго счетчиков подключены к первому, второму информационным входам коммутатора.
5
20
С Cfl g СИ с I
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853922225A SU1282147A1 (ru) | 1985-07-03 | 1985-07-03 | Устройство дл управлени доступом к пам ти |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853922225A SU1282147A1 (ru) | 1985-07-03 | 1985-07-03 | Устройство дл управлени доступом к пам ти |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1282147A1 true SU1282147A1 (ru) | 1987-01-07 |
Family
ID=21186744
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853922225A SU1282147A1 (ru) | 1985-07-03 | 1985-07-03 | Устройство дл управлени доступом к пам ти |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1282147A1 (ru) |
-
1985
- 1985-07-03 SU SU853922225A patent/SU1282147A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 881722, кл. G 06 F 3/04, 1981. Авторское свидетельство СССР № 556444, кл. G 06 F 13/06, 1979. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR880009520A (ko) | 디지탈 데이타 메모리 시스템 | |
EP0273642B1 (en) | Apparatus for reading data from memory | |
SU1282147A1 (ru) | Устройство дл управлени доступом к пам ти | |
JP2788729B2 (ja) | 制御信号発生回路 | |
SU1714612A1 (ru) | Устройство дл обмена информацией | |
SU1104498A1 (ru) | Устройство дл сопр жени | |
RU2108659C1 (ru) | Цифровая регулируемая линия задержки | |
SU1325494A1 (ru) | Устройство дл управлени обменом информацией процессора с пам тью | |
SU604160A1 (ru) | Устройство автоматического выравнивани времени распространени при передаче дискретных сообщений по параллельным каналам | |
SU1513440A1 (ru) | Настраиваемое логическое устройство | |
SU1629969A1 (ru) | Устройство дл формировани импульсов | |
SU1495827A1 (ru) | Устройство дл считывани информации с перфоносител | |
SU1129723A1 (ru) | Устройство дл формировани импульсных последовательностей | |
SU1418723A1 (ru) | Устройство буферной пам ти | |
RU2030115C1 (ru) | Электронный ключ кода морзе | |
SU1376089A1 (ru) | Устройство дл управлени доступом к пам ти | |
SU1755288A1 (ru) | Устройство дл сопр жени | |
SU1144103A1 (ru) | Устройство дл упор дочивани чисел | |
SU1418691A1 (ru) | Устройство дл ввода информации | |
SU1589288A1 (ru) | Устройство дл выполнени логических операций | |
SU1649531A1 (ru) | Устройство поиска числа | |
SU1545224A1 (ru) | Устройство дл сопр жени ЭВМ с абонентом | |
SU1695314A1 (ru) | Устройство дл ввода информации | |
SU1737727A1 (ru) | Управл емый делитель частоты с дробным коэффициентом делени | |
SU1661837A1 (ru) | Буферное запоминающее устройство |