Claims (1)
Блок 10 обмена фиг.4 предназначен дл хранени тест-программы контрол , коммутации входов-выходов каналов обмена, хранени и выдачи на объект контрол одного тестового набора , блокировки сбоев по любым заданным каналам обмена, защиты выходнь1х магистральных усилителей от короткого замыкани на входе объекта контрол , сравнени результатов контрол с эталонными кодами и их регистрации , выдачи в микроэвм вычислительного комплекса содержимого регистров , блока пам ти теста и контрольных кодов. Блок 10 состоит из блока 69 пам ти теста, регистров 77 блокировки, 78 теста, 79 коммутации, 80 защиты, 81 сбоев, блоков 75 и 76 элементов И, блока 85 магистральных усилителей с трем состо ни ми, блока 86 сравнени , мультиплексора 87 и р да вспомогательных элементов. Блок 69 пам ти теста реализован так же, как и блок 4 пам ти команд на микросхемах 541РУ1. Регистры 77-81 реализованы на микросхемах 533ТМ8 или 530ТМ8, блоки 75 и 76 элементов И - ,на микросхемах 533ЛИ1 , осуществл ющих функцию И. Блок 85 магистральных усилителей реализован на мик росхемах 530ЛА17 с трем состо ни ми блок 86 сравнени - на микросхемах типа 530ЛП5, мультиплексор 87 - на микросхемах типа ;: 533КП7, на выходе которых включены элементы с открытым коллектором дл организации монтажного ИЛИ, Элемент ИЛИ 11 используют дл фор мировани сигнала обнулени триггера 21, элемент ШШ 12 - дл формировани Ьигнала +1 в счетчик 9 адреса. Назначение элемента ИЛИ 13 - формирование сигнала обнулени триггеров 22 и 23, а элемента ИЛИ 14 - формирование сигналов обнулени триггера 24 и счетчика 35 циклов. Элемент И 15 предназначен дл подачи импульсов счета от синхронизатора 5 на счетчик 26 задержки, И 16 дл подачи импульса переключени от синхронизатора 5 на триггер 24,И 17 дл формировани сигнала обнулени триггера 24 и счетчика 35, И 18 дл формировани синхроимпульса осциллографа и элемент И 19 дл подачи +1 в счетчик 35 циклов. Триггер 20 примен ют дл запрета формировани сигнала Останов в начале первого набора в режиме Шаг, триггер 21 - дл разрешени прохожд ни счетных импульсов на вход счетчика 26 задержки и запрета прохождени импульсов на вход распределител через элемент 61, триггер 22 - дл разрешени записи параллельного кода в счетчик 9 адреса и одновременно запрета +1 всчетчик 9 адреса по команде Переход, триггер 23 - дл разрешени записи параллельного кода в счетчик 9 адреса в режиме Цикл, когда состо ние счетчика 35 циклов не достигло заданного, триггер, 24 дл управлени записью параллельного кода и формировани + в счетчик 35 циклов, Регистр 25 кода задержки используют дл хранени текущего значени кода, определ ющегозадержку сигнала записи в регистр 81 сбоев блока 10 обмена, т,е, задержку опроса. Счетчик 26 задержки предназначен дл подсчет количества импульсов, определ ющеговрем задержки опроса, блок 27 сравнени - дл сравнени состо ни счетчика 26 задержки с кодом, записанным в регистр 25 кода задержки , блок 28 сравнени - дл формировани сигнала запрета записи в триггер 21, когда во все разр ды, регистра 25 кода задержки записаны нули. При этом задержка опроса минимальна и определ етс временйым интервалом между третьим и первым импульсами блока 5 синхронизации, Буферньй регистр 29 предназначен дл хранени значени адреса возврата (или перехода) в режимах Цикл и Переход. Мультиплексор 30 используют дл записи в счетчик 9 адреса либо кода из буферного регистра 29, либо кода, поступающего из микроЭВМ вычислительного комплекса 1 через блок 2 сопр жени . Элемент 2И-ИЛИ 31 предназначен дл разрешени записи параллельного кода в счетчик 9 адреса из буферного регистра 29 через ьгуль1 иплексор 30 в режимах Переход и Цикл, Элемент запрета предназначен дл . формировани +1 в счетчик 9 адреса в режиме Цикл при переполнении счетчика 35 циклов, элемент 33 запрета дл запрета формировани + в счетчик 9 адреса в режиме Цикл, когда счетчик 35 циклов не достиг переполнени , Селектор 34 примен ют дл записи параллельного кода, соответствующего числу циклов в счетчик 35 циклов. , -счетчик 35 циклов - дл подсчета ко личества циклов тест-программы. Устройство работает следующим об разом. Таккак процедура записи информа ции в ОЗУ по внешним адресам вл ет с стандартной, считаем, что тестпрограмма и управл ющие коды нахот д тс в ОЗУ. Рассмотрим сначала режим работы Шаг. В этом режиме на объект контрол подаетс один набор тест-программы, далее с заданной за держкой осуществл етс сравнение реальной информации от объекта конт рол с эталонной. После анализа результатов сравнени происходит останов проверки. В дальнейшем данна процедура повтор етс . Проверка нач наетс с установки соответствующего разр да регистра 7 управлени режимами в I через блок 2 сопр жени по адресу, приход щему с третьего выхода дешифратора 3. Далее по адре су с второго выхода дещифратора 3 ГОИ 52 устанавливает в 1 триггер 64 и импульсы с выхода генератора 51 поступают-на вход распределител (С-вход триггера 65). Синхронизатор 5 формирует временную диаграмму (фиг.5). Импульс И с первого выхода синхронизатора 5 устанавливает в соответствующие разр ды регистра 80 защиты блока 10 обмена при условии, что коммутаци входов-выходов осуществлена ранее и на соответствующих входах объекта контрол имеютс короткие замыкани .. Если же коммута ци входов-выходов ранее, не производилась , то выходные магистральные усилители 85 блока 10. обмена не реа гируют на короткие замыкани , так как в исходном положении они наход с в третьем состо нии. Предположим что коммутаци входов-выходов осуществлена ранее. Разр ды регистра 80 защиты, установленные в 1, перевод т в третье состо ние выходные магистральные усилители блока 85, соответствующие выходным каналам , в которых, есть короткие замыка ни , исключа тем самым выход этих магистральных усилителей из стро . Кроме того, импульс И 1 через элементы 32 и 12 записывает +1 в счетчик 9 адреса (предполагаем, что это обычный набор без циклов и переходов ) . 578 Импульс И2 с четвертого выхода блока 5 синхронизации не производит в данном наборе никаких действий так как цепи его прохождени заблокированы . Импульс ИЗ с второго выхода блока синхронизации передним фронтом записывает код из блока 4 пам ти команд в регистр 25 кода задержки (этот код может быть равен 0). Если этот код не равен нулю, то задним фронтом ИЗ триггер 21 устанавливаетс в 1. Кроме того, импульс ИЗ осуществл ет запись набора из блока 69 пам ти в один -из регистров 77-79 в зависимости от того, на какой из элементов И 70 - 72 приходит разрещение от блока 4 пам ти команд. Допустим, что разрешение пришло на элемент 71 и тестовый набор записалс в регистр 78 теста . Допустим, что дл данного набора необходим опрос схем сравнени , тогда на D-вход триггера 74 приходит разрешение от ОЗУ 4 команд и по импульсу ИЗ триггер 74 устанавливаетс в 1 и дает разрешение на прохождение импульса опроса через элемент И 73. Если триггер 2 устанавливаетс в 1, т.е. код задержки не равен О то он запрещает дальнейшее прохождение тактовых импульсов на распределитель и разрешает прохождение этих импульсов на счетчик 26 задержки (фиг.5). Однако импульс И4 сформиру-. етс , и если в соответствующем разр де ОЗУ 4 команд было разрешение (св зь между четвертым выходом блока 4 пам ти команд и первым входом четвертого элемента И) , то на ЕЦ)1ходе четвертого элемента И сформируетс синхроимпульс дл синхронизации осциллографа . Кроме того, импульс И4 устанавливает в 1 триггер 20, а . также останавливает работу распределител (обнулив триггер 64 синхронизатора через элемент 4И-ИЛИ 6), если в соответствующем разр де блока 4 пам ти команд бьша 1, соответствующа команде Останов. Предположим, что команды Останов в данном наборе нет. После того, как состо ние счетчика 26 задержки становитс равным состо нию регистра 25 кода задержки, на выходе блока 27 сравнени по вл етс единичньш. потенциал, который через элемент-ИЛИ 11 обнул ет триггер 21 и счетчик 26 задержки. При этом осуществл етс запрет поступлени такто вых импульсов на счетчик 26 задержки и разрешение на прохождение тактовых импульсов на вход распределител . Первый импульс из распределител производит описанные действи и осуществл ет запись в регистр 81 блока 86 сравнени . Импульс И2 с второго выхода блока 5 синхронизации через элемент 4ИИЛИб обнул ет триггер 54, так как на дес том и шестом входах первого элемента И,, элемента 4И-ИЛИ6 наход т с разрешающие потенциалы. Тем самым завершаетс один элементарный цикл обмена между, автоматизированной системой контрол и объектом контрол . Режим Автомат отличаетс от режима Шаг тем, что в соответствую щем разр де регистра 7 управлени записан- О (второй выход регистра 7) который блокируетобнулени триггера 64 синхронизатора 5 по второму импульсу распределител через элемент 4И-ИЛИбо При этом четырехимпульсна временна диаграмма циклически повтор етс , что обеспечивает автоматическую смену тестовых наборов. Предлагаема автоматизированна система контрол позвол ет осуществить циклическое повторение заданного участка тест-программы определенное (заданное) количество раз с последующим автоматическим выходом из цикла и продолжением проверки. Это осуществл етс следующим образом. Пуст-ь необходимо повторить участок тест-программы, например, с 20 по 50 наборы 100 раз и далее продолжить проверку. При этом в 50 наборе тестпрограммы ,в соответствующих разр дах ОЗУ команд (четвертые выходы ОЗУ команд ) должно быть число, соответству:ощее количеству циклов. Это число рассчитываетс по формуле Р - N где Р - требуемое число в блок 4 пам ти; К - разр дность счетчика -35 цик лов ; N - требуемое количество циклов. Пусть разр дность счетчика 35 рав на 17, тогда дл 100 циклов число Р 65436. Кроме того, в разр дах блока пам ти команд, соответствующих третьим выходам блока пам ти команд,-в набоое записан код, соответствующий номеру набора, к которому необходимо возвращатьс (в данном случае 20-й набор)S Один разр д третьих выходов используетс дл выдачи разревтни на запись в буферньп регистр 29. По второму выходу блока 4 пам ти команд в 50-м (конечдолжна выдаватьс ном) наборе, что соответствует команде Цикл,-Логика работы устройства в Цик следующа . В 19-м наборе тест-програм1«1ы по третьему импульсу синхронизатора 5 в регистр 29 записываетс код номера набора возврата (в данном случае 20). Далее осуществл етс естественна смена тестовых наборов (как в режиме Автомат) вплоть до 50-го набора. В 50-м наборе на D-вход триггера 23 и на второй вход элемента И 16 поступ ет 1 (с второго выхода блока пам ти команд), соответствующа команде Цикл. Кроме того, на информационные входы селектора 34 с четвертых выходов блока пам ти команд поступает код, соответствующий количеству циклов (в данном случае числу 65336), Передним фронтом третьего импульса синхронизатора 5 этот код записывает с в счетчик 35 циклов, а задним фронтом этого импульса триггер 24 устанавливаетс в 1, запреща тем самым в последующих циклах запись параллельного кода в счетчик 35 и разреша прохождение последующих третьих импульсов синхронизатора 5 на счетньш вход счетчика 35. При этом последний разр д счетчика 35 находитс пока в О и., так как триггер 23 установилс в ,1, то с выхода элемента 33 поступает запрет на прохождение первого импульса синхронизатора 5 через элемент 32 на счетный вход счетчика 9 адреса и формируетс разрещение записи параллельного кода из буферного регистра 29 через элементы 3 и 30 в счетчик адреса. Таким образом после 50-го набора следующий первый импульс синхронизатора 5 записы .вает в счетчик 9 адреса код, хран щийс в регистре 29 (в данном случае код 20 набора тест-программы). Далее последовательность действий повтор етс с той разницей, что каждый раз в 50-м наборе на счетный вход счетчика 35 циклов поступает третий импульс синхронизатора. Как только счетчик 35 циклов переполнитс , то 1 с выхода последнего р да счетчика 35 циклов сформирует на выходе элемента 33 нулевой уровень , который запрещает запись парал . лельного кода из регистра 29 в счетчик 9 адреса и разрешает прохождение следующего первого импульса синхронн затора 5 на счетный вход счетчика 9 адреса. Таким образом по истечении заданного количества циклов происходит выход из цикла, т.е. осуществл етс переход к последующему (51) набору тест-программы. Количество счет чиков циклов может быть более одного При этом можно осуществл ть режим Цикл в цикле. Количество вложений будет равно количеству счетчиков цик лов. Счетным импульсом каждого после дующего счетчика циклов вл етс сиг нал с выхода последнего разр да предьщз его счетчика. В остальном их организаци аналогична описанной. Триггер 22 необходим дл организа ции режима Бесконечного зациклива ,ни . Это означает, что определенный участок тест-программы будет повтор тьс бесконечное число раз. При этом осуществл етс следующа последовательность действий. Пусть, напри мер, необходимо зациклить наборы тест-программы с 20-го по 30-й. Дл этого в 20-м наборе в соответствующих разр дах ОЗУ команд (третьи выходы ОЗУ команд) должен быть .записан код номера набора, к которому необходимо возвратитьс (в данном случае 20-й набор), и разрешение записи. Этот код переписываетс в буферный регистр 29 по третьему импульсу синхронизатора . Далее, до 30-го набора, смена наборов происходит обычным образом . В 30-м наборе в соответствующем разр де блока пам ти команд (пер вый выход) должна быть записана I котора записываетс третьим импульсом синхронизатора в триггер 22. При этом в следующем цикле работы блока синхронизации единичный выход триггера 22 разрешает прохождение первого импульса блока синхронизации через элемент 31, а нулевой выход триг гера 22 запрещает прохождение этого импульса через элемент 32. Таким образом , в счетчик 9 адреса вместо +1, записываемс параллельный код, наход щийс в регистре 29. Этот код соответствует 20-му набору теста, т.е. счетчик 9 адреса вновь возвращаетс к 20-му набору. Этот процесс повто57 р етс бесконечно, до принудительной остановки блока синхронизации путем обнулени триггера 64 с пульта вычислительного комплеса 1 через вход начальной установки блока 5 синхронизации . Формула изобретени Автоматизированна система тесто-, вого контрол , содержаща дешифратор адреса, блок пам ти команд, блок синхронизации , элемент 4И-ИЛР1, селектор, счетчик адреса, блок обмена, блок сопр жени и регистр управлени режимами , причем перва и втора группы информационных выходов блока сопр жени подключены соответственно к группе входов дешифратора адреса и первой группе информационных входов блока обмена, втора и треть группы информационных входов которого подключены соответственно к первой группе выходов дешифратора адреса и группе выходов счетчика адреса, подключенной к группе информационных входов селектора и первой группе информационных входов блока пам ти команд,перва группа выходов блока сопр жени подключена к второй группе информационных входов блока пам ти команд и группе информационных входов регистра управлени режимами, второй выход дешифратора адреса подключен к входу Запись-чтение блока пам ти команд, перва группа выходов блока пам ти команд подключена к четвертой группе информационных входов блока обмена, п та группа информационных входов которого соединена с группой разр дных выходов с 3 по п-й регистр управлени режимами (где ri разр дность регистра), выходы первого и второго разр дов которого соединены соответственно с инверсным входом второго элемента И, элемента АИ-ИЖ и первым входом первого элемента 4И-ИЛИ, первый, второй и третий выходы блока синхронизации соединены соответственно со стробирующим входом блока обмена, синхровходами блока обмена, первым входом второго элемента И элемента 4И-ИЛИ, четвертый выход блока синхронизации соединен с первыми входами третьего и четвертого элементов И и вторым входом первого элемента И элемента 4ИИЛИ , первый вход дешифратора адресаThe exchange unit 10 of FIG. 4 is intended for storing the test program of the control, switching the inputs-outputs of the channels of exchange, storing and delivering one test set to the control object, blocking failures over any given exchange channels, protecting the output trunk amplifiers from short-circuiting at the input of the control object , comparing the results of the control with the reference codes and their registration, issuing to the microcomputer of the computing complex the contents of the registers, the memory block of the test and the control codes. Unit 10 consists of test memory block 69, interlock registers 77, test 78, 79, 80 protection, 81 faults, 75 blocks and 76 I elements, 85 main amplifier block with three states, comparison block 86, multiplexer 87 and a number of auxiliary elements. The test memory block 69 is implemented in the same way as the command memory block 4 on the 541RU1 microcircuits. Registers 77-81 are implemented on 533ТМ8 or 530ТМ8 microcircuits, blocks 75 and 76 of the I - elements, on microcircuits 533LI1 that perform function I. The block 85 main amplifiers are implemented on microcircuits 530LA17 with three states of the comparison block 86 - on microcircuits of type 530LP5 , multiplexer 87 — on microcircuits of the type;: 533KP7, at the output of which open collector elements are included for mounting OR, Element OR 11 is used to form a zero reset signal for trigger 21, and ШШ 12 element is used to form b signal +1 in address counter 9. The purpose of the element OR 13 is the generation of the zeroing signal of the triggers 22 and 23, and the element OR 14 is the generation of the signals of the zeroing of the trigger 24 and the counter for 35 cycles. Element 15 is used to apply counting pulses from synchronizer 5 to delay counter 26, and 16 to feed a switching pulse from synchronizer 5 to trigger 24, and 17 to form a zero reset signal for trigger 24 and counter 35, and 18 to generate an oscilloscope clock and element 19 to feed +1 to the counter for 35 cycles. The trigger 20 is used to prohibit the formation of the Stop signal at the beginning of the first set in the Step mode, the trigger 21 to enable the passage of counting pulses to the input of the delay counter 26 and to prohibit the passage of pulses to the distributor input through the element 61, the trigger 22 to enable the recording of the parallel code into the counter 9 of the address and at the same time prohibit +1 in the counter 9 of the address on the Jump command, trigger 23 - to enable writing the parallel code to the counter 9 of the address in the Cycle mode, when the state of the counter of 35 cycles has not reached the preset, trigger, 24 d L control the recording of a parallel code and the formation of + in the loop counter 35, the delay code register 25 is used to store the current code value, which determines the write signal delay in the fault register 81 of the exchange unit 10, t, e, the polling delay. The delay counter 26 is designed to count the number of pulses defining the polling delay, the compare block 27 to compare the state of the delay counter 26 with the code recorded in the delay code register 25, the compare block 28 to generate a write inhibit signal to the trigger 21 when all bits, register 25 delays are written zeros. In this case, the polling delay is minimal and is determined by the time interval between the third and first pulses of the synchronization unit 5, Buffer register 29 is designed to store the return address (or transition) value in the Cycle and Transition modes. The multiplexer 30 is used to write to the counter 9 the addresses of either the code from the buffer register 29 or the code received from the microcomputer of the computing complex 1 via the interface 2. Element 2I-OR 31 is intended to enable the writing of a parallel code to the address counter 9 from the buffer register 29 through pin 1 and the flexor 30 in the Go and Loop modes, the prohibition element is intended for. forming +1 in the counter 9 of the address in the Cycle mode when the cycle counter overflows 35, the prohibition element 33 to prohibit the formation of + in the counter 9 of the address in the Cycle mode, when the counter of the 35 cycles did not reach overflow, the Selector 34 is used to write a parallel code corresponding to the number cycles in the counter 35 cycles. , - 35 cycles counter - for counting the number of cycles of the test program. The device works as follows. Since the procedure for recording information in RAM at external addresses is standard, we consider that the test program and control codes of the search codes are given in RAM. Consider first the mode Step. In this mode, one set of the test program is fed to the control object, then with the specified delay, the actual information from the control object is compared with the reference one. After analyzing the comparison results, the test stops. Further, this procedure is repeated. The check starts with the installation of the corresponding bit of the register 7 mode control in I through the block 2 interface to the address coming from the third output of the decoder 3. Next, by the address from the second output of the decoder 3 GOI 52 sets to 1 trigger 64 and pulses from the output generator 51 is received at the input of the distributor (C-input trigger 65). The synchronizer 5 generates a timing diagram (figure 5). The impulse I from the first output of the synchronizer 5 sets to the corresponding bits of the protection register 80 of the exchange unit 10, provided that the I / O commits earlier and there are short circuits at the corresponding inputs of the test object. If the I / O commutator has not been performed before then the output main amplifiers 85 of the exchange unit 10. do not respond to short circuits, since they are in the initial position with the third state. Suppose that the switching of the inputs-outputs is carried out earlier. The bits of the protection register 80, set to 1, transfer to the third state the output trunk amplifiers of block 85, corresponding to the output channels in which there are short-circuits, thereby excluding the output of these trunk amplifiers. In addition, the pulse And 1 through the elements 32 and 12 writes +1 in the counter 9 addresses (we assume that this is a normal set without cycles and transitions). 578 Pulse I2 from the fourth output of block 5 synchronization does not perform any actions in this set, since its chains are blocked. A pulse FROM from the second output of the synchronization block writes the code from block 4 of the instruction memory into the register 25 of the delay code (this code can be equal to 0). If this code is not zero, then the falling edge of the IZ trigger 21 is set to 1. In addition, the IZ pulse records the set of memory block 69 in one of registers 77-79, depending on which of the And 70 elements - 72 comes resolution from block 4 of the instruction memory. Assume that the resolution arrived at element 71 and the test case was recorded in test register 78. Suppose that for this set the reference circuits need to be polled, then the D input of the trigger 74 receives a resolution from the RAM of 4 commands and, from the pulse IZ, the trigger 74 is set to 1 and gives permission to pass the polling pulse through the AND element 73. If the trigger 2 is set to 1, i.e. the delay code is not equal to O, then it prohibits further passage of the clock pulses to the distributor and allows the passage of these pulses to the counter 26 of the delay (figure 5). However, the impulse I4 will form. In the corresponding bit of RAM of 4 commands there was resolution (connection between the fourth output of the command memory block 4 and the first input of the fourth AND element), then at the EC) the first 4th input of the AND element will generate a sync pulse to synchronize the oscilloscope. In addition, the impulse I4 sets 1 trigger 20, a. It also stops the operation of the distributor (resetting the trigger 64 of the synchronizer through element 4И-OR 6), if in the corresponding bit of block 4 of the instruction memory was 1, corresponding to the Stop command. Suppose there are no Stop commands in this set. After the state of the delay counter 26 becomes equal to the state of the delay code register 25, the output of the comparison unit 27 appears to be one. potential, which, through the element-OR 11, zeroed the trigger 21 and the delay counter 26. In this case, the intake of clock pulses to the delay counter 26 and the permission to pass the clock pulses to the distributor input are prohibited. The first pulse from the distributor performs the described actions and writes to the register 81 of the comparator block 86. The impulse I2 from the second output of the synchronization unit 5 through the 4ILIb element embraces the trigger 54, since at the tenth and sixth inputs of the first element AND of the 4I-OR6 element are found with resolving potentials. This completes one elementary exchange cycle between the automated control system and the control object. The Automat mode differs from the Step mode in that the corresponding control register bit 7 is written O (the second output of the register 7) which blocks the triggering of the trigger 64 of the synchronizer 5 on the second distributor pulse through the element 4I-OR. The four-pulse timing diagram cyclically repeats, that provides automatic change test kits. The proposed automated monitoring system allows cyclic repetition of a given portion of the test program a certain (specified) number of times, followed by an automatic exit from the cycle and the continuation of the test. This is done as follows. It is necessary to repeat the test program section, for example, from 20 to 50 sets 100 times and then continue the test. In this case, in the 50th set of the test program, in the corresponding bits of the RAM of the commands (fourth outputs of the RAM of the commands) there must be a number corresponding to the number of cycles. This number is calculated by the formula P - N where P is the required number in memory block 4; K - counter size –35 cycles; N is the required number of cycles. Let the counter size 35 be equal to 17, then for 100 cycles the number is P 65436. In addition, in the bits of the instruction memory block corresponding to the third outputs of the instruction memory block, the code corresponding to the dialing number to which you want to return is written. (in this case, the 20th set) S One bit of the third output is used to issue a write-back into the buffer register 29. On the second output of block 4 of the instruction memory in the 50th (final set) set, which corresponds to the Cycle command, -Logic operation of the device in Cic next. In the 19th set of test program 1 on the third pulse of the synchronizer 5, the code of the return set number (in this case, 20) is written into the register 29. Next, a natural change of test sets is carried out (as in the Automatic mode) up to the 50th set. In the 50th set, the D input of the trigger 23 and the second input of the element AND 16 enters 1 (from the second output of the instruction memory block) corresponding to the Cycle command. In addition, the information inputs of the selector 34 from the fourth outputs of the instruction memory block receives a code corresponding to the number of cycles (in this case, the number 65336), the leading edge of the third synchronizer pulse 5 this code writes 35 cycles to the counter, and the falling edge of this pulse is the trigger 24 is set to 1, thereby prohibiting the writing of a parallel code to the counter 35 in subsequent cycles and allowing the passage of the subsequent third pulses of the synchronizer 5 to the counting input of the counter 35. The last bit of the counter 35 is found It’s still in O and., since the trigger 23 is set to 1, then the output of element 33 prohibits the passage of the first pulse of the synchronizer 5 through the element 32 to the counting input of the address counter 9 and the recording of the parallel code from the buffer register 29 through the elements 3 and 30 in the address counter. Thus, after the 50th set, the next first impulse of the synchronizer 5 records in the counter 9 of the address a code stored in register 29 (in this case, the code 20 of the test program set). Further, the sequence of actions is repeated with the difference that each time in the 50th set the third synchronizer pulse arrives at the counting input of the counter for 35 cycles. As soon as the counter 35 cycles overflows, then 1 from the output of the last row of the counter 35 cycles will form at the output of the element 33 a zero level, which prohibits the recording of pairs. code from register 29 to address 9, and allows the passage of the next first pulse of synchronous 5 to the counting input of address 9. Thus, after a predetermined number of cycles, a cycle is exited, i.e. proceeds to the next (51) test suite. The number of cycle counters can be more than one. In this case, the Cycle mode can be performed in a cycle. The number of investments will be equal to the number of cycle counters. The counting pulse of each subsequent cycle counter is the signal from the output of the last digit before its counter. Otherwise, their organization is similar to that described. Trigger 22 is required for organizing the Infinite looping mode, no. This means that a certain portion of the test program will be repeated an infinite number of times. The following sequence of actions is carried out. Let, for example, it is necessary to loop the test program kits from the 20th to the 30th. For this, in the 20th set, the appropriate number of the set number to which it is necessary to return (in this case, the 20th set) and the recording resolution should be recorded in the corresponding bits of the RAM of the commands (third outputs of the RAM of the commands). This code is rewritten into the buffer register 29 by the third synchronizer pulse. Further, up to the 30th set, the change of sets occurs in the usual way. In the 30th set, the corresponding command block memory (first output) must be written I, which is recorded by the third synchronizer pulse to trigger 22. In the next cycle of the synchronization block, the single output of trigger 22 allows the first pulse of the synchronization block to pass through the element 31, and the zero output trigger 22 prohibits the passage of this pulse through the element 32. Thus, the parallel code in register 29 is written to the address counter 9 instead of +1. This code corresponds to the 20th set of a hundred i the address counter 9 returns again to the 20th set. This process is repeated infinitely, until the synchronization unit is forced to stop by zeroing trigger 64 from the compute set 1 through the input of the initial installation of synchronization unit 5. An automated test-control system containing an address decoder, a command memory, a synchronization unit, 4I-ILR1 element, a selector, an address counter, an exchange unit, a interface unit, and a mode control register, the first and second groups of information outputs the interface unit is connected respectively to the group of inputs of the address decoder and the first group of informational inputs of the exchange unit, the second and third groups of informational inputs of which are connected respectively to the first group of outputs the decipher address address and output group of the address counter connected to the selector information input group and the first group of information inputs of the command memory, the first group of outputs of the interface block is connected to the second group of information inputs of the command memory and the group of information inputs of the mode control register, the second output the address decoder is connected to the input Record-reading of the command memory, the first group of outputs of the command memory is connected to the fourth group of information inputs of the exchange unit, and the fifth group informational inputs of which are connected to a group of bit outputs 3 through the nth mode control register (where ri is the register size), the outputs of the first and second bits of which are connected respectively to the inverse input of the second element I, the AI-IL element and the first input of the first element 4I-OR, the first, second and third outputs of the synchronization unit are connected respectively to the gate input of the exchange unit, the synchronous inputs of the exchange unit, the first input of the second element AND element 4I-OR, the fourth output of the synchronization unit n with the first inputs of the third and fourth elements And the second input of the first element And element 4IILI, the first input of the address decoder
соединен с входом начальной установки блока синхронизации, входы пуска и останова которого подключены соответственно к второму выходу дешифратора адреса и выходу элемента 4И-ИЛИ третий, четвертый и п тый выходы дешифратора адреса соединены соответственно с входом разрешени регистра управлени режимами, управл ющим входом селектора.и управл ющим входом блока сопр жени 5 группа информационных выходов блока обмена и группа выходов селектора подключены к группе информационных входов блока сопр жени , группа входов-выходов которого вл етс группой информационных входов-выходов системы,- группаconnected to the input of the initial installation of the synchronization unit, the start and stop inputs of which are connected respectively to the second output of the address decoder and the output of the 4I-OR element; the third, fourth and fifth outputs of the address decoder are connected respectively to the resolution enable input of the mode control register, selector input.and the control input of the interface block 5, the group of information outputs of the exchange block and the group of outputs of the selector are connected to the group of information inputs of the interface block, the group of inputs and outputs of which It is a group of the informational inputs of the system outputs, - a group
входов-выходов блока обмена подклюIinputs / outputs of the exchange unit
чена к 1руппе входов-выходов объекта контрол , отличающа с тем, что, с целью расширени функциональных возможностей за счет обеспечени зацикливани любого участка тест-программы, в устройство введень четыре элемента ИЛИ, п ть элементов И, КЗ-.триггер, два D-триггера, два JK-триггера, регистр кода задержки, счетчик задержки, две схемы сравнени , буферньй регистр, мультиплексор , элемент 2И-ИЛИ, первый и второй элементы запрета, второй селектор и счетчик циклов, причем пр мой выход RS-триггера соединен с третьим входом элемента 4И-ИЛИ, единичный вход RS-триггера соединен с третьим выходом блока синхронизации, нулевой вход RS-триггера объединен с первьии входами первого, второго и третьего элементов ИЛИ, входами начальной установки регистра кода задержки, буферного регистра, счетчика адреса, блока обмена и подключен к первому выходу дешифратора адреса синхровхода D-триггеров, вход разрешени буферного регистра, первые входы первого и второго элеме тов И- и второй вход второго элемента ИТШ объединены и подключены к четвертому выходу блока синхронизации, Е-входы D-триггеров объединены и подключены к выходу второго элемента ИЛИ, второй вход которого соединен с первым входом второго элемента И и четвертым выходом блока синхронизации D-входы первого и второго D-триггеров подключены к первому и второму информационным выходам блока оперативной пам ти, пр мые выходы первого и второго D-Tpnrгеров соединены соответственно с пр мым входом первого элемента запрета и первым входом первого элемента И элемента 2И-Ш1И, вторые входы элементов И элемента 2И-ИЛИ и первый пр мой вход второго элемента запрета объединены и подключены к первому выходу блока синхронизации, первый вход второго элемента И элемента 2И-Ш1И объединен с инверсным входом второго элемента запрета и подключен к вгзгходу первого элемента запрета, второй пр мой вход и выход второго элемента запрета соединены соответственно с инверсным выходом второго В-триггера и первым входом третьего элемента ИЛИ, второй вход которого соединен с шестым выходом дешифратора адреса, выход третьего элемента ШМ соединен со счетным входом счетчика адреса, группа информационных входов которого подключена к группе выходов мультиплексора, перва и втора группы информационных входов которого подключены соответственно к первой группе выходов блока сопр жени и группе выходов буферного регистра ,, первый и второй управл ющие входы мультиплексора соединены соответственно с седьмым выходом дешифратора адреса и выходом элемента 2И-ИЛИ, группы информационных выходов регистра кода задержки и буферного регистра подключены соответственно к второй и третьей группам информационных выходов блока пам ти команд , вход разрешени регистра кода задержки объединен с J-входом первого JK-триггера и синхровходом блока обмена и подключен к второму выходу блока синхронизации, п тый выход которого подключен к первому входу третьего элемента И, второй вход и выход которого подключены соответственно к пр мому зы.ходу первого JKтриггера и счетному входу счетчика задержки, вход сброса которого объединен с К-входом, первого JK-триггера и подключен к выходу первого элемента ИЛИ, второй вход которого соединен с вькОдом равенства первой схемы сравнени , перва и втора группы информационных входов которой соединены соответственно с группами выходов регистра кода задержки и счетчика задержки, J-вход первого JK-триггера соединен с инверсным выходом равенства второй схемы сравнени , перва и втора группы информационных входов которой подключены соответственно к группе выходов регистра кода задержки и шине нулевого потенциала системы, второй вход второго элемента И и инверсный вход второго элемента запрета объединены и подключены к выходу переполнени счетчика циклов, вход разрешени и информационный вход которого подключены соответственно к вы ходу п того элемента И и выходу вто рого селектора, группа информационных входов которого соединена с четвертой группой информационных выходов блока пам ти команд, первый ЗШравл ющий вход второго селектора объединен с J-входом второго JK-триг гера и подключен к инверсному выходу второго JK-триггера, второй-управл ющий вход второго селектора соединен с первым входом п того элемента И, второй вход которого соединен с пр мым выходом второго JK-триг гера, синхровход которого соединен с первым входом п того элемента И и с выходом первого элемента И, второй вход которого соединен с вторым информационным выходом блока пам ти команд, нулевой вход второго JK-триггера объединен с входом сброса счетчика циклов и подключен к выходу четвертого элемента ИЛИ, второй вход которого подключен к выходу второго элемента -И, первый и второй выходы блока обмена соединены соответственно с вторыми входами третьего и четвертого элементов И элемента 4И-ИЛИ, второй пр мой вход второго элемента И элемента 4И-ИЛИ соединен с третьим информационным выходом блока пам ти команд, инверсный выход первого JKтриггера соединен с входом блокировки блока синхронизации, первый вход четвертого элемента И соединен с четвертым выходом блока пам ти команд, второй вход - с третьим выходом блока синхронизации, а выход - с клеммой синхронизации, К-входы первого и второго JK-триггеров подключены к шине нулевого потенциала .To the group of inputs and outputs of the control object, characterized in that, in order to expand the functionality by ensuring that any portion of the test program is looped, four OR elements, five AND elements, a short circuit trigger, two D- trigger, two JK triggers, delay code register, delay counter, two comparison circuits, buffer register, multiplexer, 2I-OR element, first and second prohibition elements, second selector, and loop counter, with a direct RS-trigger output connected to the third input element 4I-OR, single the RS-flip-flop input is connected to the third output of the synchronization unit, the zero RS-flip-flop input is combined with the first inputs of the first, second and third OR elements, the inputs of the initial setup of the delay code register, the buffer register, the address counter, the exchange unit and connected to the first output of the address decoder the D-flip-flop sync input, the buffer register enable input, the first inputs of the first and second elements I and the second input of the second ITSH element are combined and connected to the fourth output of the synchronization unit, the E inputs of the D-flip-flops Inen and connected to the output of the second element OR, the second input of which is connected to the first input of the second element AND and the fourth output of the synchronization unit D-inputs of the first and second D-flip-flops are connected to the first and second information outputs of the main memory unit, direct outputs of the first and The second D-Tpn-players are connected respectively to the direct input of the first prohibition element and the first input of the first element AND element 2И-Ш1И, the second inputs of the element AND element 2И-OR and the first direct input of the second prohibition element are combined and connected The first input of the second element AND element 2И-Ш1И is combined with the inverse input of the second prohibition element and connected to the input of the first prohibition element, the second direct input and output of the second prohibition element are connected to the inverse output of the second B-trigger and the first input of the third OR element, the second input of which is connected to the sixth output of the address decoder, the output of the third CM element is connected to the counting input of the address counter, the group of information inputs of which are connected to The multiplexer outputs, the first and second groups of information inputs of which are connected respectively to the first group of outputs of the interface unit and the group of outputs of the buffer register, the first and second control inputs of the multiplexer are connected respectively to the seventh output of the address decoder and the output of element 2I-OR, the group of information the outputs of the register of the delay code and the buffer register are connected respectively to the second and third groups of information outputs of the command memory, the resolution input of the code register register KI is combined with the J-input of the first JK-flip-flop and the synchronous input of the exchange unit and connected to the second output of the synchronization unit, the fifth output of which is connected to the first input of the third element And, the second input and output of which are connected respectively to the direct output of the first JK trigger and the counting input of the delay counter, the reset input of which is combined with the K input, the first JK flip-flop and connected to the output of the first OR element, the second input of which is connected to the equality of the first comparison circuit, the first and second groups of information inputs which are connected respectively to the output groups of the register of the delay code and the delay counter, the J input of the first JK flip-flop is connected to the inverse output of the equality of the second comparison circuit, the first and second groups of information inputs of which are connected respectively to the output group of the delay code register and the zero potential system bus, the second input of the second element And the inverse input of the second prohibition element are combined and connected to the overflow output of the cycle counter, the enable input and the information input of which are connected respectively, to the output of the fifth element And and the output of the second selector, the group of information inputs of which is connected to the fourth group of information outputs of the command memory, the first reference input of the second selector is combined with the J input of the second JK trigger and connected to the inverse output The second JK-flip-flop, the second-control input of the second selector is connected to the first input of the fifth element And, the second input of which is connected to the direct output of the second JK-trigger, the synchronous input of which is connected to the first input of the fifth element And with the output of the first element And, the second input of which is connected to the second information output of the command memory, the zero input of the second JK flip-flop is combined with the reset input of the loop counter and connected to the output of the fourth OR element, the second input of which is connected to the output of the second element -I, the first and second outputs of the exchange unit are connected respectively to the second inputs of the third and fourth elements AND element 4И-OR, the second direct input of the second element AND element 4И-OR is connected to the third information output of the command memory, the inverse output of the first JK trigger is connected to the lock input of the synchronization unit, the first input of the fourth element I is connected to the fourth output of the command memory, the second input to the third output of the synchronization unit, and the output to the synchronization terminal, K-inputs of the first and second JK-flip-flops connected to a zero potential bus.
4242
РГГWGH
rJrJ
- -
J6J6
3939
33
if6if6
тt
77
..
|с§ Зэ О| s§ ze o
1one
.2 2.- вход 3-й e uidfi Ч-и вмд 1-й вход Л. Останов РИ.2 2.- input of the 3rd e uidfi H-and vmd 1st entrance L. Stop RI
даюйда 3-й 6xoSDaewda 3rd 6xoS
II
vfvf
JSJs
J-ивхад 2-v входJ-ivhad 2-v input
iKod -и Sbfxoif 2-й выход -й Выход 3-й SuxoS Ц-й ВыходiKod and Sbfxoif 2nd exit th exit 3rd SuxoS Cth exit
шлгиshlgi
JJ
Плск ЛОPLSK LO
/j/ j
штPC
К сЗIfK.To sZIfK.
„„
JlJl
.J.J
Ф(4г.5F (4r.5