toto
ел ел ate
Со 41 1 Изобретение относитс к вычислительной технике и может быть использовано при построении запоминающих устройств на цилиндрических магнитных доменах. Цель изобретени - повышение надежности устройства встроенного функ ционального контрол путем осуществлени контрол после каждого включени источников электропитани . На фиг. 1 изображена блок-схема предлагаемого устройства, на фиг.2 временна диаграмма его работы. Устройство (фиг. 1) содержит сдви гающий регистр 1, параллельные выходы которого соединены с входами вто рой группы элемента 2 сравнени , ста тический триггер 3 RS-тупа, счетчик 4, двухвходовые элементы ИЛИ 5 и 6, выходы которых соединены соответственно с S- и R-входами триггера 3j двухвходовой элемент И 7, первый вход которого соединен с инверсным выходом триггера 3, а второй вход с выходом старшего разр да счетчика 4, входы первой группы 8 элемента 2 сравнени , вход 9 младшего разр да сдвигающего регистра 1 и второй вхо 10 первого элемента И 5 соединены соответственно с выходами блока 11 коррекции информации и блока 12 кон трол адреса. Входы 13 и 14 второго элемента И 6 вл ютс входами устройства , а пр мой выход 15 триггера 3 и выход 16 элемента И 7 вл ютс выходами устройства. Блок 11 коррекции информации содержит счетчик 17, сумматоры 18-20 ОЗУ 21, двухвходовой элемент 22 сра нени и сумматор по mod2 23. Младши разр д счетчика 17, вход ОЗУ 21 и первые входы сумматоров 18-20 объединены и вл ютс входом 24 блока 11 вторые входы сумматоров 18-20 соеди нены с выходами счетчика 17 и первы . ми входами элемента 22 сравнени , вторые входы которого соединены с выходами сумматоров 18-20 и вл ютс выходами группы блока 11 коррекции информации. Выход элемента 22 сравнени соединен с первым входом сумматора по mod2 23, второй вход кото рого соединен с выходом ОЗУ 21, а его выход вл етс вторым выходом блока 11. Блок 12 контрол адреса содержит два двухвходовых элемента И 25 и 26, счетчик 27, сдвигающий регистр 28 и дешифратор 29. Первые 372 входы элементов И 25 и 26, объединены и вл ютс входом 30 блока 12 контрол адреса, а их вторые входы соединены соответствующим образом с выходами регистра 28. Выходы элементов И 25 и 26 соединены с младшим разр дом счетчика 27, выход которого соединен с младпгим разр дом регистра 28, а выходы регистра 28 в соответствующей комбинации соединены с входами дешифратора 29, выход которого вл етс выходом блока 12 контрол адреса. I Предлагаемое устройство работает следующим образом. В содержимое доменной пам ти однократно ввод тс две тестовые страницы информации, которым присвоен адрес в младшем разр де, равный нулю и единице соответственно, одна страница содержит в своем составе исправл емую ошибку, а друга - неисправл емую , причем адрес ошибок вводитс в виде кода в содержимое этих страниц, служебна информаци хранитс в содержимом доменной пам ти на прот жении всего времени ее эксплуатации. Функциональньш самоконтроль производитс после каждбго включени источников электропитани в соответствии с временной диаграммой (фиг. 2). Сигнал Установка исходного состо ни на входе 13 поступает через элемент ИЛИ 6 на R-вход триггера 3, устанавлива его выход 15 в состо ние , разрешающееработу доменной пам ти , в результате чего начинаетс процедура непрерывного вывода информации в блок 11 коррекции информации и в блок 12 контрол адреса до обнаружени маркера на выходе 10, который через элемент 1-ШИ 5 поступает на S-вход триггера 3, измен состо ние на его выходе 15 на противоположное, тем самым запреща вывод информации из доменной пам ти. Дальнейший вывод информации производитс после того, как блок 12 контрол адреса сформирует начальный код адреса в младших разр дах, равный нулю, и конечный код адреса, равный единице. Последний разр д конечного кода адреса с входа 14 через элемент ИЛИ 6 поступает на R-вход статического триггера 3, устанавлива его выход 15 в состо ние, разрешающее вьшод из доменной пам ти двух тестовых страниц информации. В блоке 11 вырабатываетс синдром ошибки в виде определенного кодового состо ни , определ ющего рид и адрес ошибки, которое поступает на входы первой группы 8 элемента 2 сравнени ,в старший разр д сдвигающего регистра 1 поступает последовательный код адреса ошибки, размещенный в младших разр дах тестовых страниц информации. Код адреса ошибки на входе 9 из сдвигающего регистра 1 поступает на входы второй группы элемента 2 сравнени , с выХода которого на младший разр д счетчика 4 поступает результат сравнени Co 41 1 The invention relates to computing and can be used in the construction of storage devices on cylindrical magnetic domains. The purpose of the invention is to increase the reliability of the device built-in functional control by monitoring after each power supply is turned on. FIG. 1 shows a block diagram of the proposed device, figure 2 is a timing diagram of its work. The device (Fig. 1) contains a shift register 1, the parallel outputs of which are connected to the inputs of the second group of the comparison element 2, the static trigger 3 RS-blunt, the counter 4, the two-input elements OR 5 and 6, the outputs of which are connected respectively to S- and the R inputs of the trigger 3j are the two-input element AND 7, the first input of which is connected to the inverse output of trigger 3, and the second input to the higher output of counter 4, the inputs of the first group 8 of the comparison element 2, the input 9 of the lower digit of the shift register 1 and the second in 10 of the first element and 5 are connected respectively, with the outputs of the information correction block 11 and the address control block 12. Inputs 13 and 14 of the second element And 6 are the inputs of the device, and the direct output 15 of the trigger 3 and the output 16 of the element And 7 are the outputs of the device. The information correction unit 11 comprises a counter 17, adders 18-20 of RAM 21, a two-input control element 22, and an adder mod 2 23. The lighter discharge of counter 17, the input of RAM 21 and the first inputs of adders 18-20 are combined and are input 24 of block 11 the second inputs of the adders 18–20 are connected to the outputs of the counter 17 and the first. The inputs of the comparison element 22, the second inputs of which are connected to the outputs of the adders 18-20 and are the outputs of the group of the information correction unit 11. The output of the comparison element 22 is connected to the first input of the adder mod2 23, the second input of which is connected to the output of the RAM 21, and its output is the second output of the block 11. The address control block 12 contains two two-input elements 25 and 26, a counter 27 shifting the register 28 and the decoder 29. The first 372 inputs of the And 25 and 26 elements are combined and are the input 30 of the address control block 12, and their second inputs are connected in a corresponding way with the outputs of the 28 registers. The outputs of the And 25 and 26 elements are connected to the low-order counter 27, the output of which is connected to junior times in appropriate combination home register 28 and the register 28 outputs connected to inputs of a decoder 29 whose output is the output of the address control unit 12. I The proposed device operates as follows. The content of the domain memory is once inputted two test pages of information that have been assigned an address in the lower order, equal to zero and one, respectively, one page contains a corrected error, and the other is uncorrectable, and the error address is entered as a code In the contents of these pages, service information is stored in the contents of the domain memory for the entire duration of its operation. Functional self-monitoring is performed after each power supply is switched on in accordance with the timing diagram (Fig. 2). Signal Setting the initial state at the input 13 enters through the element OR 6 at the R input of the trigger 3, sets its output 15 to the state allowing the domain memory, as a result of which the procedure of continuous information output to the information correction unit 11 and to the block 12 begins controlling the address before detecting a marker at output 10, which through element 1-ShI 5 enters the S input of trigger 3, changes the state at its output 15 to the opposite, thereby prohibiting the output of information from the domain memory. Further information output is performed after the address control unit 12 forms the initial address code in the lower bits, equal to zero, and the final address code, equal to one. The last bit of the final code of the address from input 14 through the element OR 6 is fed to the R input of the static trigger 3, sets its output 15 to a state that allows output from the domain memory of two test pages of information. In block 11, an error syndrome is generated in the form of a specific code state defining the read and error address, which is fed to the inputs of the first group 8 of the comparison element 2, the highest bit of the shift register 1 enters the sequential code of the error address, located in the lower digits of the test pages of information. The address code of the error at the input 9 of the shift register 1 is fed to the inputs of the second group of the comparison element 2, from whose output the least significant bit of the counter 4 is the result of the comparison
При наличии двух ошибок (двух сранений ) счетчик 4 мен ет свое кодовое состо ние таким образом, что через элемент ИЛИ 5 на S-вход триггера 3 поступает управл ющее воздействие, которое мен ет состо ние на выходе 15 триггера 3, тем самым прекраща вывод информации. Одновременно состо ние инверсного выхода триггера 3 и состо ние старшего разр да счетчика 4, поступающие на первьй и второй входы элемента И 7 соответственно, мен ют состо ни на его выходе 16 таким образом, что оно становитс сигналом окончани конт рол (готовности доменной пам ти к обмену).If there are two errors (two matches), the counter 4 changes its code state in such a way that, through the OR 5 element, the S input of the trigger 3 receives a control action that changes the state at the output 15 of the trigger 3, thereby stopping the output information. At the same time, the state of the inverse output of the trigger 3 and the state of the most significant bit of the counter 4, arriving at the first and second inputs of the And 7 element, respectively, change the states at its output 16 so that it becomes an end-of-control signal (readiness of the domain memory to exchange).