SU1256097A1 - Storage - Google Patents

Abstract

Изобретение .относитс  к вычислительной технике, в частности к интегральным запоминающим устройствам на бипол рных транзисторах. Целью изобретени   вл етс  повьшение быстродействи  запоминающего устройства. (ЗУ). ЗУ содержит матрицу элементов пам ти на бипол рных транзисторах, две группы усилительных и первую группу нагрузочных транзисторов, источники тока строк и управл ющие транзисторы, служащие дл  выборки строк, три группы переключающих транзисторов , и три источника тока, служащие дл  выборки разр дов. Кроме того, в устройство введены втора  группа нагрузочных транзисторов, треть  группа резисторов, четверта  группа переключающих транзисторов, две группы диодов, создамцих форсированный режим перезар да емкостей разр дных шин, и четвертый источник тока разр дов , создающий дополнительный ток в разр дных пшнах устройства. Поскольку дополнительный ток протекает только в течение форсированного режима переходного процесса перезар да емкостей разр дных шин, врем  выборки снижаетс . Помехоустойчивость ЗУ не снижаетс , так как в стационарном режиме дополнительный ток в вибирае- мьй элемент пам ти не течет. 2 ил. сл NP сл О) о ;о The invention relates to computing, in particular to integral memory devices based on bipolar transistors. The aim of the invention is to improve the speed of the storage device. (Memory). The memory contains a matrix of memory elements on bipolar transistors, two groups of amplifying and first groups of load transistors, current sources of rows and control transistors serving to select rows, three groups of switching transistors, and three current sources serving to select bits. In addition, a second group of load transistors, a third group of resistors, a fourth group of switching transistors, two groups of diodes were introduced into the device, creating a forced mode of recharging and capacitance of the discharge buses, and a fourth source of current discharges, creating an additional current in the discharge pins of the device. Since the additional current flows only during the forced transient mode of recharging the capacitances of the discharge buses, the sampling time decreases. The noise immunity of the memory device does not decrease, since in the stationary mode the additional current does not flow to the vibrating-earth memory element. 2 Il. sl NP cl O) o; o

Description

1 one

Изобретение относитс  к вычислительной технике и -может быть применено в запоминающих устройствах (ЗУ выполненных на бипол рш гх запомицаю щих транзисторах.The invention relates to computing and can be used in storage devices (memory made on bipolar transponders.

Цель изобретени  - повышение быстродействи  устройства.The purpose of the invention is to increase the speed of the device.

На фиг. 1 представлена принципиальна  схема предлагаемого устройства; на фиг. 2 - принципиальна  схем элемента пам ти.FIG. 1 is a schematic diagram of the proposed device; in fig. 2 is a schematic diagram of the memory element.

Предлагаемое устройство содержит (фиг. 1) матрицу элементов 1 -1, пам ти, соединенных в m строк шинам и п столбцов разр дными шинами 3j -3 и 4 -4|, управл кщие транзисторы 5 -5|, первую группу резисторов 6 ( адресные входы 7 -7, строк, шину 8 питани , первую 9, -9 и вторую 10, -10 группы усилительныThe proposed device contains (Fig. 1) a matrix of elements 1 -1, memory, connected in m rows to buses and n columns with bit buses 3j -3 and 4-4 |, control transistors 5-5 |, the first group of resistors 6 ( address inputs 7-7, lines, power bus 8, the first 9, -9 and the second 10, -10 amplification groups

транзисторов с выходами 11 и 12 и управл ющими входами 13 и 14 устройства , первую группу нагрузочных транзисторов , вторую группу резисторов , шину 17 первого опорного напр жени , группы с перво по третью переключающих транзисторо 18,-18,, 19, -19 и с адресными входами 21, 21 разр дов устройства , источники 22-24 с первого по третий тока разр дов, первую 25, 25 и вторую 26 -26 группы диодов, вторую группу нагрузочных транзисторов 27,-27, третью группу резисторов 28, -28, шины 29 и 30 соответственно второго и третьего опорных напр жений , четвертую группу переклю- чакицих транзисторов 31, 31, четвертый источник 32 тока разр дов и источники 33.-33 тока строк, каждый 1 пtransistors with outputs 11 and 12 and control inputs 13 and 14 of the device, the first group of load transistors, the second group of resistors, the bus 17 of the first reference voltage, groups with first through third switching transistors 18, -18, 19, -19 and address inputs 21, 21 of the device bits, sources 22-24 from the first to the third current of the bits, the first 25, 25, and the second 26-26 diode groups, the second group of load transistors 27, -27, the third group of resistors 28, -28, tires 29 and 30, respectively, of the second and third reference voltages, the fourth group of switches their transistors 31, 31, the fourth source 32 of the bit current and the sources 33.-33 of the row current, each 1 n

из элементов 1,, -1 пам ти содержи ( фиг. 1) первьш 34 и второй 35 запоминающие транзисторы и нагрузочные элементы 36 и 37, выполненные на резисторах или транзисторах 38 и 39 (фиг. 2). Резисторы 28 и шина 30 в некоторых применени х могут быть исключены. Данное устройство может быть использовано также в ЗУ с потенциальным считыванием, в которых базы транзисторов 9 и 10 соединены с соответствующими шинами 3 и 4, а эмиттеры этих транзисторов в каждом столбце соединены между собой и с дополнительными источниками токов.From elements 1 ,, -1, the memory contains (Fig. 1) the first 34 and second 35 memory transistors and load elements 36 and 37, made on resistors or transistors 38 and 39 (Fig. 2). Resistors 28 and bus 30 may be excluded in some applications. This device can also be used in memory with potential reading, in which the bases of transistors 9 and 10 are connected to the corresponding buses 3 and 4, and the emitters of these transistors in each column are connected to each other and with additional sources of currents.

Предлагаемое устройство работает следующим образом.The proposed device works as follows.

ыбopкa информации осуществл етс  обычным дл  ЗУ такого типа образом. Рассмотрим дл  определенности выбор- KV элемента 1,, пам ти. При выборкеInformation is copied in the usual way for a memory of this type. Consider, for definiteness, the choice of KV of element 1 ,, memory. When sampling

этого элемента с входа 7 ток не поступает и на шине 2, поддерживаетс  низкий потенциал. На входе 21, - низкий потенциал и транзисторы 18, , 19 , 20 ,31, выключены. ПотенциалыThis element from the input 7 does not receive a current and on the bus 2, the potential is kept low. At input 21, - low potential and transistors 18,, 19, 20, 31, are turned off. Potentials

на шинах 3, и 4, равны, поддерживаютс  транзистором 15, на высоком уровне и определ ютс  из уравнени on buses 3, and 4, are equal, maintained by transistor 15, at a high level and determined from the equation

66

% оп1 % op1

где Uдp,, - величина первого опорного напр жени  на шине 17; и , - пр мое напр жение эмитЬЭ10where Uрp is the value of the first reference voltage on the bus 17; and - direct voltage emit 10

терного перехода транзистора 15, .tern transition of the transistor 15,.

Величины опорных напр жений на шине 30 и на шине 29 Е выбираютс  из соотношенийThe magnitudes of the reference voltages on bus 30 and bus 29 E are chosen from the ratios

опь 6op 6

- pu)- pu)

- и- and

опаoops

6 Е6 E

опзOPZ

+ и+ and

glSrPglSrP

бэграт bagrat

.где и,5гр. Where and, 5g

и иand and

бэгр 27foot 27

- граничные напр жени  отпирани  диодов 25.,,- boundary voltage unlock diodes 25. ,, ,,

26,и транзистора26 and transistor

27,.27 ,.

При этом диоды 25 , 26 и транзистор 27, закрыты. При выборке элемента 1 ток, поступак ций из источника опорного напр жени  на шину 7, , выключаетс  и через эмиттерный повторитель на транзисторе 5, на шину 2, поступает положительный импульс напр жени , а в результате подачи импульса напр жени  на вход 21, в шине 3i и 4, через транзисторы 18, и 19 поступают разр дныеIn this case, the diodes 25, 26 and the transistor 27 are closed. When an element 1 is sampled, the current received from the voltage source on the bus 7, is turned off via the emitter follower on the transistor 5, on the bus 2, a positive voltage pulse flows, and as a result of applying a voltage pulse to the input 21, the bus 3i and 4 through the transistors 18, and 19 enter bit

токи 1, приблизительно равные токам, задаваемым источниками 22 и 23. Одновременно включ;аетс  транзистор 20., и его коллекторный ток (приблизительно равный току источника 24) протекающий через резистор 16, приводит к снижению потенциала на базе транзистора 15, . В результате транзистор 15, закрываетс  и начинаетс  процесс разр дки емкостей Ср, разр дных шинcurrents 1, approximately equal to the currents given by sources 22 and 23. Simultaneously, transistor 20 is turned on, and its collector current (approximately equal to source 24 current) flowing through resistor 16 leads to a decrease in potential at the base of transistor 15,. As a result, the transistor 15 closes and begins the process of discharging the capacitances Cp, the discharge lines

3 и 4 токами этих шин I , а потенциалы на этих шинах понижаютс . При выборке включаетс  транзистор 31 и его коллекторньй ток (приблизительно равный току 1 источника 32) протекает через резистор 28, и понижает потенциал на коллекторе транзистора 31,. В результате этого диоды 25, и 26. отпираютс  и часть тока 1 через эти диоды поступает в шины 3 и 4 ,. Длительность tp, процесса разр да емкости соотношением3 and 4 by the currents of these buses, I, and the potentials on these buses decrease. When sampling, transistor 31 is turned on and its collector current (approximately equal to current 1 of source 32) flows through resistor 28, and lowers the potential at the collector of transistor 31 ,. As a result, diodes 25, and 26. are unlocked and part of the current 1 through these diodes enters the buses 3 and 4,. Duration tp, the process of capacity discharge by the ratio

рш rsh

ршrsh

определ етс is determined

аиai

--

ршrsh

-ршrush

в котором uU - логический пере1 25.in which uU is a logical re1 25.

пад напр жени  на разр дной шине, а ток Ipi складываетс  из тока I и тока через соответствущий диод или 26,. В ЗУ большой информационной емкости (более четырех К бит) С„,„ образуетс  емкост ми m элемен-ршvoltage pad on the bit bus, and the current Ipi is the sum of the current I and the current through the corresponding diode, or 26 ,. In the memory of a large information capacity (more than four K bits), Cn, is formed by the capacitances m of elements

тов пам тиcomrade memory

и величина tand t

ршrsh

по отнодпению к полной задержке считывани by full read delay

составл етconstitutes

РШ RSH

(О,5...О,7) t(Oh, 5 ... Oh, 7) t

задержки сигналов в транзисторахsignal delays in transistors

15. и 27, пренебрежимо малы в15. and 27, negligible in

что повьппает быст1 , ,, сравнении с t р, родействие ЗУ.what is fast, comparing with t p, is the rotation of memory.

Рассмотрим считывание логической . При этом тран- а транзистор 34 выключен. Величина Е. выбираетс  из соотношени Consider reading a logical one. In this case, the transistor 34 is turned off. The value of E. is chosen from the ratio

1 из элемента 1. зистор 35 включен,1 of the element 1. The resistor 35 is on,

- и- and

де иde and

опа UB.Toops UB.T

926926

6Э276E27

ri иri and

Б55B55

- б..5- за.- B..5- for.

иand

6 356 35

63S63S

напр жени  на пр мосмещенном эмиттерном пере- 40 ходе транзисторов 27, 35 и диода 26 соответственно: потенциал базы транзистора 35 в 45 режиме выборки.the voltage across the direct-shifted emitter-transfer circuit of transistors 27, 35 and diode 26, respectively: the potential of the base of the transistor 35 in 45 sampling mode.

При этом по окончании процессаAt the same time at the end of the process

разр да емкости шиныtire capacity

когда потенwhen potential

циал на ней опускаетс  на столько, что отпираетс  эмиттерный переход транзистора 35, диод 26 закрываетс  а транзистор 27, открьшаетс  и ток отводитс  в транзистор 27 , обеспечивает ускоренный перезар д емкостей шин 3, 4 и протекает в них только в течение длительности переходного процесса в этих шинах, за счет чегоThe dial on it goes down so much that the emitter junction of the transistor 35 is turned off, the diode 26 is closed and the transistor 27 is open and the current is diverted to the transistor 27, provides accelerated recharging of the capacitances of buses 3, 4 and flows into them only for the duration of the transition process in these tires, due to what

т , t,

10ten

..

1515

2020

2525

30thirty

3535

..

- 40 ов 26 в 45 .- 40 sv 26 to 45.

н50n50

 , й 55 , nd 55

повышаетс  быстродействие устройства . В стационарном режиме дополнительный ток в разр дных шинах не течет , поэтому помехоустойчивость не снижаетс .increases the speed of the device. In stationary mode, the additional current in the bit buses does not flow, therefore, noise immunity does not decrease.

Формула ищобретени Search Formula

Запоминающее устройство, содержащее группы усилительных транзисторов, управл кнцие транзисторы, первую группу нагрузочных транзисторов, группы переключающих транзисторов, группы резисторов, источники тока строк, источники тока разр дов в матрицу элементов пам ти, каждый из которых состоит из нагрузочных элементов, выполненных из резисторов, первого и второго запоминакицих транзисторов, коллекторы и базы которых соединены по триггерной схеме с первыми выводами нагрузочных элементов, первые эмиттеры подключены к входу соответствующего источника тока строки, а вторые эмиттеры - соответственно к первой и второй разр дным шинам столбца матрицы, причем вторые выводы нагрузочных элементов всех элементов пам ти строки соединены с эмиттером соответствующего управл ющего транзистора, коллектор и база которого подключены к выводам соответствующего резистора первой группы, перва  разр дна  шина каждого столбца матрицы соединена с эмиттером одноименного усилительного транзистора первой группы, коллектором одноименного переключающего транзистора первой группы и первым эмиттером соответствующего нагрузочного транзистора первой группы , второй эмиттер которого подключен к второй разр дной шине этого же столбца матрицы, эмиттеру одноименного усилительного транзистора второй группы и коллектору одноименного переключающего транзистора второй группы, база каждого нагрузочного транзистора первой группы подключена к коллектору одноименного переключающего транзистора третьей группы и первому выводу одноименного резистора второй группы, эмиттеры пере- ключак цих транзисторов групп с первой по третью соединены с входами источников тока разр дов с первого по третий соответственно, выходы источников тока соединены с шиной нулевого потенциала, коллекторы управл гацих транзисторов и нагрузочных транзисторов первой группы подключены к шине питани , базы одноименных переключак цих транзисторов групп с первой по третью объединены и  вл ютс  адресными входами разр дов устройства , адресными входами строк которого  вл ютс  базы управл ющих транзисторов, коллекторы и базы усилительных транзисторов первой и второй групп  вл ютс  соответственно выходами и управл ющими входами устройства , вторые выводы резисторов второй группы соединены с шиной первого опорного напр жени  устройства, отличающеес  тем, что, с целью повьшени  быстродействи  устройства, оно содержит вторую группу нагрузочных транзисторов, группы диодов, четвертый источник тока разр дов, четвертую группу пере ключащих транзисторов и третью группу резисторов, первый вывод каждого из которых соединен с катодами одноименных диодов первой и второй групп, эмиттером одноименного нагрузочного транзистора второй группы и коллек- т ором одноименного переключающегоA storage device containing groups of amplifier transistors, control transistors, the first group of load transistors, a group of switching transistors, groups of resistors, row current sources, current sources of bits in a matrix of memory elements, each of which consists of load elements made of resistors, first and second memory transistors, the collectors and bases of which are connected in a trigger circuit with the first terminals of the load elements, the first emitters are connected to the input corresponding its current source is a row, and the second emitters, respectively, to the first and second bit buses of the matrix column, and the second terminals of the load elements of all the memory elements of the row are connected to the emitter of the corresponding control transistor, the collector and base of which are connected to the terminals of the corresponding resistor of the first group, the first bit of the bus of each column of the matrix is connected to the emitter of the same-name amplifying transistor of the first group, the collector of the same-name switching transistor of the first group and p The first emitter of the corresponding load transistor of the first group, the second emitter of which is connected to the second bit bus of the same matrix column, the emitter of the same name amplifying transistor of the second group and the collector of the same name switching transistor of the second group, is connected to the collector of the same name switching transistor of the third group and the first output of the same name resistor of the second group, the emitters of the switching transistors of the groups from the first the third is connected to the inputs of the current sources of the first to third bits, respectively; the outputs of the current sources are connected to the zero potential bus; the collectors of control transistors and load transistors of the first group are connected to the power bus; the bases of the same to the third switch of the transistors of the first to third groups are combined and are address inputs of device bits, the address inputs of rows of which are bases of control transistors, collectors and bases of amplifying transistors of the first and second groups of The output terminals and control inputs of the device, respectively, the second terminals of the second group of resistors are connected to the bus of the first reference voltage of the device, characterized in that, in order to improve the speed of the device, it contains the second group of load transistors, a group of diodes, the fourth source of discharge currents, the fourth group of switching transistors and the third group of resistors, the first output of each of which is connected to the cathodes of the same diodes of the first and second groups, by the emitter of the same name loading t ranzistor of the second group and a collection of the same-name switching

транзистора четвертой группы, эмиттер которого подключен к входу четвертого источника тока разр дов, выход которого соединен с шиной нулевого потенциала, причем база каждогоtransistor of the fourth group, the emitter of which is connected to the input of the fourth current source of bits, the output of which is connected to the zero potential bus, and the base of each

переключающего транзистора четвертой группы подключена к базе одноименного переключающего транзистора первой группы, коллекторы нагрузочных транзисторов второй группы подключены к шине питани , а базы соединены с шиной второго опорного напр жени , вторые выводы резисторов третьей группы подключены к шине .третьего опорного напр жени , аноды диодов первой и второй группthe fourth group switching transistor is connected to the base of the same name switching transistor of the first group, the load transistor collectors of the second group are connected to the power bus, and the bases are connected to the second reference voltage bus, the second terminals of the third group are connected to the third reference voltage, the anodes of the first diodes and second groups

соединены соответственно с первой и второй разр дными шинами одноименного столбца матрицы .connected to the first and second bit buses of the matrix column of the same name, respectively.

e-fe-f

iOiO

фиг.1figure 1

Составитель Т.Зайцева Редактор А.Сабо Техред А.КравчукCompiled by T.Zaytseva Editor A.Sabo Tehred A.Kravchuk

Заказ 4830/52 Тираж 543ПодписноеOrder 4830/52 Circulation 543 Subscription

ВНИШИ Государственного комитета СССРVNISHI USSR State Committee

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска .наб., д.4/5for inventions and discoveries 113035, Moscow, Zh-35, Raushsk .nab., d.4 / 5

Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна ,АProduction and printing company, Uzhgorod, Projecto st., A

фиг. 2FIG. 2

Корректор Л.ПилипенкоProofreader L. Pilipenko

Claims (1)

Запоминающее устройство, содержащее группы усилительных транзисторов, управляющие транзисторы, первую группу нагрузочных транзисторов, группы переключающих транзисторов, группы резисторов, источники тока строк, источники тока разрядов в матрицу элементов памяти, каждый из которых состоит из нагрузочных элементов, выполненных из резисторов, первого и второго запоминающих транзисторов, коллекторы и базы которых соединены по триггерной схеме с первыми выводами нагрузочных элементов, первые эмиттеры подключены к входу соответствующего источника тока строки, а вторые эмиттеры - соответственно к первой и второй разрядным шинам столбца матрицы, причем вторые выводы нагрузочных элементов всех элементов памяти строки соединены с эмиттером соответствующего управляющего транзистора, коллектор и база которого подключены к выводам соответствующего резистора первой группы, первая разрядная шина каждого столбца матрицы соединена с эмиттером одноименного усилительного транзистора первой группы, коллектором одноименного переключающего транзистора первой группы и первым эмиттером соответствующего нагрузочного транзистора первой группы, второй эмиттер которого подключен к второй разрядной шине этого же столбца матрицы, эмиттеру одноименного усилительного транзистора второй группы и коллектору одноименного переключающего транзистора второй группы, база каждого нагрузочного транзистора первой группы подключена к коллектору одноименного переключающего транзистора третьей группы и первому выводу одноименного резистора второй группы, эмиттеры переключающих транзисторов групп с первой по третью соединены с входами источников тока разрядов с первого по третий соответственно, выходы источников тока соединены с шиной нулевого потенциала, коллекторы управ1256097 лягацих транзисторов и нагрузочных транзисторов первой группы подключены к шине питания, базы одноименных переключающих транзисторов групп с первой по третью объединены и являются 'адресными входами разрядов устройства, адресными входами строк которого являются базы управляющих транзисторов, коллекторы и базы усилительных транзисторов первой и второй групп являются соответственно выходами и управляющими входами устройства, вторые выводы резисторов второй группы соединены с шиной первого опорного напряжения устройства, отличающееся тем, что, с целью повышения быстродействия устройства, оно содержит вторую группу нагрузочных транзисторов, группы диодов, четвертый источник тока разрядов, четвертую группу переключащих транзисторов и третью группу резисторов, первый вывод каждого из которых соединен с катодами одно именных диодов первой и второй групп, эмиттером одноименного нагрузочного транзистора второй группы и коллектЪром одноименного переключающего ₅ транзистора четвертой группы, эмиттер которого подключен к входу четвертого источника тока разрядов, выход которого соединен с шиной нулевого потенциала, причем база каждого 10 переключающего транзистора четвертой группы подключена к базе одноименного переключающего транзистора первой группы, коллекторы нагрузочных транзисторов второй группы подключе15 ны к шине питания, а базы соединены с шиной второго опорного напряжения, вторые выводы резисторов третьей группы подключены к шине третьего опорного напряжения, аноды дио20 дов первой и второй групп соединены соответственно с первой и второй разрядными шинами одноименного столбца матрицы.A storage device containing groups of amplifying transistors, control transistors, a first group of load transistors, groups of switching transistors, groups of resistors, line current sources, discharge current sources in a matrix of memory elements, each of which consists of load elements made of resistors, the first and second memory transistors, the collectors and bases of which are connected according to the trigger circuit with the first outputs of the load elements, the first emitters are connected to the input of the corresponding the current source of the row, and the second emitters, respectively, to the first and second discharge buses of the matrix column, and the second terminals of the load elements of all the memory elements of the row are connected to the emitter of the corresponding control transistor, the collector and base of which are connected to the terminals of the corresponding resistor of the first group, the first discharge bus of each the column of the matrix is connected to the emitter of the same name amplifying transistor of the first group, the collector of the same name switching transistor of the first group and the first em the tter of the corresponding load transistor of the first group, the second emitter of which is connected to the second bit bus of the same column of the matrix, the emitter of the same amplification transistor of the second group and the collector of the same name switching transistor of the second group, the base of each load transistor of the first group is connected to the collector of the same name switching transistor of the third group and the first the output of the same name resistor of the second group, the emitters of the switching transistors of the groups from the first to the third connection They are connected with the inputs of the current sources of discharges from the first to the third, respectively, the outputs of the current sources are connected to the zero potential bus, the collectors of the control transistors and load transistors of the first group are connected to the power bus, the bases of the same switching transistors of the first to third groups are combined and are address inputs bits of the device, the address inputs of the lines of which are the bases of the control transistors, the collectors and the bases of the amplifying transistors of the first and second groups are respectively According to the outputs and control inputs of the device, the second outputs of the resistors of the second group are connected to the bus of the first reference voltage of the device, characterized in that, in order to improve the speed of the device, it contains a second group of load transistors, groups of diodes, a fourth discharge current source, a fourth group of switching transistors and a third group of resistors, the first output of each of which is connected to the cathodes of the same diodes of the first and second groups, by the emitter of the same load transistor of the second uppy and collector of the same switching ₅ transistor of the fourth group, the emitter of which is connected to the input of the fourth discharge current source, the output of which is connected to the zero potential bus, and the base of each 10 switching transistor of the fourth group is connected to the base of the switching transistor of the fourth group, collectors of load transistors of the second group 15 are connected to the power bus, and the bases are connected to the bus of the second reference voltage, the second terminals of the resistors of the third group are connected to the bus Of the reference voltage, the anodes of the diodes of the first and second groups are connected, respectively, with the first and second discharge buses of the same column of the matrix.