SU1249547A1 - Function generator - Google Patents
Function generator Download PDFInfo
- Publication number
- SU1249547A1 SU1249547A1 SU853856550A SU3856550A SU1249547A1 SU 1249547 A1 SU1249547 A1 SU 1249547A1 SU 853856550 A SU853856550 A SU 853856550A SU 3856550 A SU3856550 A SU 3856550A SU 1249547 A1 SU1249547 A1 SU 1249547A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- block
- digital
- counter
- Prior art date
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
Изобретение относитс к автоматике и вычислительной технике, в частности к устройствам кусочно-линейной . аппроксимации, и может быть использовано в аналого-цифровых вычислительных системах. Целью изобретени вл етс повьшение точности. Устройство содержит генератор импульсов, элементы И и РШИ, управл емый делитель частоты , реверсивные счетчики ординат, абсцисс и адреса, блоки пам ти абсцисс и ординат, два блока вычитани , мультиплексор , регистр знака, сумматор по модулю два, ключ, входной регистр, буферный регистр, два цифроаналоговых преобразовател , умножающий цифроана- логовый преобразователь, аналого-цифровой преобразователь, группу элементов НЕ, интегратор и суммирующий усилитель . Цель достигаетс путем произвольного разбиени функции на интервалы аппроксимации, в частности, при воспроизведении многоэкстремальных S функций. В пределах интервала проводитс корректировка интерполируемой функции, 2 ил. (/)The invention relates to automation and computing, in particular, to piecewise linear devices. approximations, and can be used in analog-digital computing systems. The aim of the invention is to increase accuracy. The device contains a pulse generator, And and RShI elements, a controlled frequency divider, reversible ordinate counters, abscissas and addresses, abscissa and ordinate memory blocks, two subtractors, a multiplexer, a sign register, a modulo two, a key, an input register, a buffer. register, two digital-to-analog converters, multiplying a digital-to-analog converter, an analog-to-digital converter, a group of elements NOT, an integrator, and a summing amplifier. The goal is achieved by arbitrarily dividing the function into approximation intervals, in particular, when playing back multi-extremal S functions. Within the interval, the correction of the interpolated function is carried out, 2 Il. (/)
Description
10ten
Изобретение относитс к области автоматики и вычислительной техники, в частности к устройствам кусочно-линейной аппроксимации, и может быть использовано в аналого-цифровых вычис-5 лительных системах.The invention relates to the field of automation and computer technology, in particular, to piecewise linear approximation devices, and can be used in analog-digital computing systems.
Целью изобретени вл етс повьше- ние точности.The aim of the invention is to increase accuracy.
На фиг.1 изображена блок-схема функционального преобразовател , на фиг.2 - график возможного изменени аргумента на участках аппроксимации функции.Fig. 1 shows a block diagram of a functional converter, Fig. 2 is a graph of a possible change in the argument in the approximation areas of the function.
Преобразователь содержит генератор 1 импульсов, элемент И 2, элемент ИЛИ 5 3, управл емый делитель 4 частоты, реверсивный счетчик 5 ординат, вход- ной регистр 6, шину 7 ввода аргумента, первый блок 8 вычитани , выход 9 знака разности блока 8, выход 10 обнуле- 20 ни блока 8, выход 11 кода р азности блока 8, второй блок 12 вычитани , выход 13 знака разности 12, выход 14 обнулени блока 12, выход 15 кода разности блока 12, блок 16 пам - ти ординат, блок 17 пам ти абсцисс, мультиплексор 18, реверсивный счетчик 19 аргумента, регистр 20 знака, сумматор 21 по модулю два, ключ 22, умножающий цифроаналоговый преобразователь (УЦАП) 23, буферный регистр 24, первый.и второй цифро-аналоговые преобразователи (ЦАП) 25 и 26 соответственно , блок 27 делени , аналого- цифровой преобразователь. (АЦП) 28, реверсивный счетчик 29 адреса, инте-. гратор 30, суммирующий усилитель 31 и группу элементов НЕ 32,The converter contains a generator of 1 pulses, an AND 2 element, an OR 5 3 element, a controlled frequency divider 4, a reversible counter 5 ordinates, an input register 6, an argument input bus 7, the first subtraction unit 8, an output 9 of the difference sign of the block 8, an output 10 zeroed out block 8, output 11 of the operability code of block 8, second subtraction block 12, output 13 of the difference sign 12, output 14 of zeroing block 12, output 15 of the difference code of block 12, block 16 of the ordinate memory, block 17 of the memory ti abscissa, multiplexer 18, reversible counter 19 of argument, register 20 characters, adder 21 modulo two, key 22, multiplying digital to analog converter (UTSAP) 23, a buffer register 24, pervyy.i second digital-to-analog converters (DACs) 25 and 26, respectively, dividing unit 27, an analog-digital converter. (ADC) 28, reversible counter 29 addresses, inte-. grator 30, a summing amplifier 31 and a group of elements HE 32,
1249547212495472
плексора 18. Блок 12 определ ет разность кодов между поступившим и пре- дыдущим значени ми ординат,plexor 18. Block 12 determines the code difference between the incoming and previous values of the ordinates,
В блоке 27 делени вычисл етс коэффициент наклона интерполирующих отрезков на каждом интервале аппроксимации в соответствии с отношениемIn division block 27, the slope factor of the interpolating segments on each approximation interval is calculated in accordance with the ratio
Zi- iZi i
где у и у,35where u and u 35
XX
1-11-1
Yi-j,Yi-j,
if 1-1if 1-1
предьщущее и поступившее значени ординат из блока 12, и Х| - предыдущее и поступившее значение абсцисс из блока 8,The previous and incoming value of the ordinates from block 12, and X | - the previous and incoming value of the abscissa from block 8,
Счетчиком 5 осуществл етс цифрова интерпол ци младших разр дов функции преобразовани , что позвол ет осуществл ть коррекцию интерполируемой функции в пределах участка аппроксимации в моменты приема кода очерёдного аргумента.Counter 5 performs digital interpolation of the lower bits of the transformation function, which allows correction of the interpolated function within the approximation area at the moments of reception of the code of the next argument.
На выходе интегратора 30 формиру- 25 етс линейно измен ющеес напр жение амплитудой от нулевого до максимального значени рабочей шкалы, поступающее на аналоговый вход УЦАП 23, При этом посто нна времени интеграг тора 30 определ етс из услови At the output of the integrator 30, a linearly varying voltage is generated with an amplitude from zero to the maximum value of the working scale, which is fed to the analog input of UCAP 23, and the time constant of the integrator 30 is determined from the condition
30thirty
ИНТ Int
. г v,.,,. g v., ,,
f V.f V.
X такX so
где д - опорна частота генератора m - разр дность счетчика 5,where d is the reference frequency of the generator; m is the counter size of the counter 5,
V, - максимальное значение рабочей inis« V, - the maximum value of the working inis "
шкалы абсцисс.abscissa scales.
V,V,
(X,(X,
- -V. )- -V. )
- минимальный- minimal
шаг квантовани абсцисс (ра-. вен минимальному интервалу аппроксимации), abscissa quantization step (ra-. ven to the minimum approximation interval),
Устррйство работает следующим образом ,The procedure works as follows,
В блок 16 пам ти ординат занос тс коды ординат узловых точек функции преобразовани f(x), В блок 17 пам ти абсцисс занос тс коды абсцисс узловых точек функции преобразовани , причем в первую чейку блоков 16 и 17 пам ти заноситс нулевой код По выходному коду реверсивного сче.тчика ,29, разр дность которого определ етс количеством узловых точек, хранимых IB блоках 17 и 16, наход тс коды абс- циссы и ординаты соответствующего значени функции преобразовани .In block 16 of the ordinate memory, the ordinate codes of the nodal points of the transform function f (x) are entered, In abscissa memory block 17, the abscissa codes of the nodal points of the transform function are entered, and the zero cell is entered into the first cell of the 16 and 17 memory units By output code reversible counter, 29, the width of which is determined by the number of nodal points stored in IB blocks 17 and 16, contains the abscissa and ordinate codes of the corresponding value of the transform function.
Блок 8 вычитани вычисл ет разность кодов между поступившим и пре- дьщущим значени ми абсцисс или аргументов в зависимости от сигнала,. поступающего на адресный вход мульти Subtraction unit 8 calculates the code difference between the incoming and the previous abscissa values or arguments depending on the signal. coming to the address input multi
„„
00
5 20 5 20
Zi- iZi i
где у и у,Xwhere y and y X
1-11-1
Yi-j,Yi-j,
if 1-1if 1-1
предьщущее и поступившее значени ординат из блока 12, и Х| - предыдущее и поступившее значение абсцисс из блока 8,The previous and incoming value of the ordinates from block 12, and X | - the previous and incoming value of the abscissa from block 8,
Счетчиком 5 осуществл етс цифрова интерпол ци младших разр дов функции преобразовани , что позвол ет осуществл ть коррекцию интерполируемой функции в пределах участка аппроксимации в моменты приема кода очерёдного аргумента.Counter 5 performs digital interpolation of the lower bits of the transformation function, which allows correction of the interpolated function within the approximation area at the moments of reception of the code of the next argument.
На выходе интегратора 30 формиру- 25 етс линейно измен ющеес напр жение амплитудой от нулевого до максимального значени рабочей шкалы, поступающее на аналоговый вход УЦАП 23, При этом посто нна времени интеграг тора 30 определ етс из услови At the output of the integrator 30, a linearly varying voltage is generated with an amplitude from zero to the maximum value of the working scale, which is fed to the analog input of UCAP 23, and the time constant of the integrator 30 is determined from the condition
30thirty
ИНТ Int
. г v,.,,. g v., ,,
f V.f V.
X такX so
где д - опорна частота генератора m - разр дность счетчика 5,where d is the reference frequency of the generator; m is the counter size of the counter 5,
1,one,
V, - максимальное значение рабочей inis« V, - the maximum value of the working inis "
шкалы абсцисс.abscissa scales.
V,V,
(X,(X,
- -V. )- -V. )
- минимальный- minimal
шаг квантовани абсцисс (ра-. вен минимальному интервалу аппроксимации), abscissa quantization step (ra-. ven to the minimum approximation interval),
Пол рность выходного напр жени ЦАП 26 определ етс сумматором 21 по модулю два: нулевой сигнал на выходе сумматора 21 соответствует напр жению положительной пол рности, а единичный сигнал - напр жению отрицательной пол рности .The polarity of the output voltage of the DAC 26 is determined by the modulator 21 modulo two: a zero signal at the output of the adder 21 corresponds to a voltage of a positive polarity, and a single signal to a voltage of negative polarity.
С помощью блока 8 вычисл ютс моменты сравнени между поступившим во входной регистр 6 кодом аргумента и текущим в процессе воспроизведени функции значением кода аргумента с выхода счетчика 19, при котором на. выходе суммирующего усилител 31 достигаетс значение, соответствующее поступившему аргументу.Using block 8, the moments of comparison are calculated between the argument code received in the input register 6 and the value of the argument code from the output of the counter 19, at which is the current value during the playback of the function. The output of summing amplifier 31 reaches the value corresponding to the input argument.
В исходном состо нии реверсивные .счетчики 5, 19 и 29, входной регистрIn the initial state, the reversible. Counters 5, 19, and 29, the input register
6, регистр 20 знака, буферный регист 24 установлены в нуль. При этом по нулевому коду счетчика 29 адреса из первых чеек блоков 16 и 17 пам ти извлекаютс нулевые коды и по нулевому коду регистра 24 на выходе 14 обнулени блока 12 формируетс сигнал сравнени . Передний фронт сигнала сравнени поступает через элемент ИЛ 3 на вход элемента И 2, закрыва его на врем установки коэффициента передачи делител 4 частоты и УЦАП 23, н стробирующий вход ЦАП 25, разреша запись кода с выхода регистра 24, и на вход установки в исходное положение интегратора 30, устанавлива не на его выходе нулевое начальное значение , на вход стробировани блока 2 делени , разреша вычисление коэффициента передачи делител 4 частоты и УЦАП 23, на адресный вход мультиплексора 18, разреша подключение к блоку 8 выхода блока 17 пам ти, на строби- рзтощий вход ЦАП 26, разреша запись кода с выхода 11 блока 8, и на счетный вход счетчика 29, перевод его в следующее состо ние. Передний фронт сигнала сравнени с выхода 10 блока 8 поступает на стробирующий вход регистра 6, разреша тем самым прием первого значени аргумента , и на стробирующий вход регистра 20 знака, разреша запись знака разности кодов аргумента с выхода 9 блока 8.6, the register of 20 characters, the buffer register 24 is set to zero. At the same time, zero codes are extracted from the zero code of the counter 29 of the addresses from the first cells of memory blocks 16 and 17, and a zero signal is generated from the zero code of the register 24 at the zero output of the block 12. The leading edge of the comparison signal goes through the IL 3 element to the input of the AND 2 element, closing it at the time of setting the divider 4 transmission frequency and UTsAP 23, storing the DAC 25 gate input, allowing recording of the code from the register 24 output, and to the initial position input integrator 30, setting a zero initial value at its output, to the input of the gating of dividing unit 2, permitting the calculation of the transfer factor of the 4 frequency divider and UCAP 23, to the address input of the multiplexer 18, allowing the connection to the output unit 8 of the memory block 17 and, on the strobe input of the DAC 26, allowing the code from the output 11 of block 8 to be written, and to the counting input of the counter 29, transferring it to the next state. The leading edge of the comparison signal from output 10 of block 8 goes to the gate input of register 6, thereby allowing reception of the first value of the argument, and to gate input of the register of 20 characters, allowing the sign of the difference of the argument codes from output 9 of block 8 to be written.
Рассмотрим работу преобразовател при различных вариантах изменени ; аргумента на участке аппроксимации в соответствии с фиг.2.Consider the operation of the converter with different variations of the change; argument on the plot of approximation in accordance with figure 2.
По коду счетчика 14 адреса из блоков 16 и 17 извлекаютс коды ординаты у и абсциссы X первого участка аппроксимации. При этом мультиплексор 18 подключает к выходу уменьшаемого блока 8 выход блока 17 пам ти и на выходе 11 блока 8 вычисл етс разность кодов X -X g между значени ми блока 17 и счетчика 19, а на выходе 15 блока 12 - разность кодов у -у между значени ми блока 18 и буферного регистра 24. Блок 27 делени вычисл ет кодAccording to the counter code 14 of the address, blocks 16 and 17 extract the ordinate codes y and abscissa X of the first approximation area. At the same time, the multiplexer 18 connects the output of memory block 17 to the output of a decremented block 8, and the output 11 of block 8 calculates the difference between the codes X -X g between the values of block 17 and counter 19, and the output 15 of block 12 calculates the difference y between the values of block 18 and buffer register 24. Division 27 calculates the code
, поступающий на цифровые входь ЗЩАП 23arriving at the digital input ZSHAP 23
задава наклон линейно измен ющегос напр жени на его в{ 1ходе. Младшие м разр дов с выхода блока 27 поступают на делитель 4 частоты, в котором усsetting the slope of the linearly varying voltage on it in the {1 going. Younger m bits from the output of block 27 are fed to the 4 frequency divider, in which
00
5five
00
5five
танавливаетс соответствующий коэффициент делени . В ЦАП 26 заноситс об- ратный код разности абсцисс (х - , определ ющий врем интегрировани интегратора 30 на данном участке аппроксимации .the corresponding division factor is reduced. In the DAC 26, the return code of the abscissa difference (x -, determining the integration time of the integrator 30 in this approximation area) is entered.
После поступлени на вход уменьшаемого блока 12 кода ординаты первого участка аппроксимации у на выходе 14 блока 12 вырабатыЬаетс задний фронт сигнала сравнени , задержанный на врем , необходимое дл установки кода с выхода блока 27 на цифровых входах УЦАП 23 и коэффициента делени делител 4 частоты. По заднему фронту сигнала сравнени с выхода 14 блока 12 мультиплексор 18 переключает к выходу уменьшаемого блока 8 выход входного регистра 6.After the ordinate code of the first block of approximation y arrives at the input of block 12, output 14 of the block 12 produces a falling edge of the comparison signal delayed by the time required to set the code from the output of block 27 on the digital inputs of UCAP 23 and the split factor of the 4 frequency divider. On the falling edge of the comparison signal from the output 14 of the block 12, the multiplexer 18 switches to the output of the reduced block 8 the output of the input register 6.
При поступлении на входы регистра 6 кода первого значени аргумента на выходе 9 блока 8 вычитани формируетс знак разности между кодом первого значени аргумента, поступившим из регистра 6, и кодом нулевого значени аргумента, поступающим с выхода счетчика 19.,Знак разности с выхода 9 блока 8 записываетс по высокому уровню сигнала сравнени с выхода 10 блока 8 в регистр 20 знака.When entering the inputs of register 6 of the code of the first value of the argument at the output 9 of block 8 of the subtraction, the difference sign between the code of the first value of the argument from register 6 and the code of the zero value of the argument coming from the output of the counter 19 is formed. The sign of the difference from the output 9 of block 8 is recorded by the high level of the comparison signal from output 10 of block 8 to the register of 20 characters.
После поступлени на входы блока 8 кода первого значени аргумента х на выходе 10 обнулени блока 8 форми- руетс задний фронт сигнала сравнени , задержанный на врем , необходимое дл установки знака разности в регистре 20 и коммутации через ключ 22 опорного напр жени , соответствующей пол рности в ЦАП 26. По заднему фронту сигнала сравнени с выхода 10 блока 8 осуществл етс запуск интег- ратора 30 и открываетс элемент И 2, разреша прохождение импульсов с выхо да генератора 1 импульсов на счетный вход счетчика 19 и через управл емый делитель 4 частоты - на счетный вход счетчика 5..На выходе интегратора 30 формируетс линейно измен ющеес напр жение от нулевого до максимального значени рабочей шкапы. При этом врем интегрировани интегратора 30 определ етс разностью кодов (х - зГ ) , Коэффициент наклона линейно измен юегос напр жени на выходе УЦАП 23 пр мо пропорционален отношениюAfter the input of block 8 of the code of the first argument value x, the zero edge of output 8 of block 8 forms the falling edge of the comparison signal, which is delayed by the time required to set the sign of the difference in register 20 and switch through the switch 22 of the reference voltage corresponding to polarity DAC 26. On the falling edge of the comparison signal from output 10 of block 8, the integrator 30 is started and the element 2 is opened, allowing the pulses to go from the output of the pulse generator 1 to the counting input of the counter 19 and through the controlled divider 4 pilots at - to the count input of the counter 5..Na output of the integrator 30 is linearly formed a varying voltage from zero to a maximum working cupboard. In this case, the integration time of the integrator 30 is determined by the difference of the codes (x - sG). The slope coefficient of the linearly varying voltage at the output of UCAP 23 is directly proportional to the ratio
-Ь.-H.
XX
, - X., - X.
Таким образом, на выходе суммирзта- щего усилител 31 начинаетс линейна 1интерпол ци функции на выбранном интервале аппроксимации.Thus, at the output of the summing amplifier 31, linear interpolation of the function begins at the selected approximation interval.
При совпадении кода счетчика 19 и ; кода первого значени аргумента If the counter code is 19 and; the code of the first argument value
осуществл ютс установка нулевого по- значени интегратора 30 и прием следующего значени кода аргумента , в регистр 6. На выходе 9 блока 8 формируетс знак разности кодов X .,j - J управл ющий реверсом счетчика 29 и состо нием сумматора 21, По выходному коду сумматора 21 счетчик 5 переходит в режим суммирона выходе 10 обнулени блока 8 вьгчита ни кодов формируетс импульсный сигнал сравнени . По переднему фронту сигнала сравнени закрываетс элемент 10 вани и измен етс пол рность опорно- И 2, в ЦАП 25 с выхода регистра 24 за- го напр жени ЦАП 26. По заднему носитс код ординаты , соответствуфронту сигнала сравнени с выхода 10 обнулени блока 8 открываетс элемент И 2 и осуществл етс запуск интегра-the zero value of the integrator 30 is set and the next value of the argument code is received in register 6. At output 9 of block 8, the sign of the difference between codes X., j - J controlling the reverse of counter 29 and the state of adder 21 is formed. 21, the counter 5 enters the summron mode. The output 10 of the zeroing of the block 8 shows no codes. A pulse comparison signal is generated. On the leading edge of the comparison signal, the vanishing element 10 is closed and the polarity of the reference-AND 2 changes in the DAC 25 from the output of the 24 register voltage of the DAC 26. On the back is the ordinate code corresponding to the front of the comparison signal from the zero output of block 8 opens element 2 and the launch of the integration
югции коду аргумента , осуществл етс установка нулевого начального значени интегратора 30 и-прием следую- 15 тора 30. На выходе суммирующего уси- щего--значени кода аргумента во вход- лител 31 продолжаетс линейна ин- ной регистр 6, При этом старшие разр - терпол ци функции. При этом коэффициент делени делител 4 частоты и коэффициент -передачи на цифровых вхоThe argument code is set to zero, the integrator 30 is set to zero, and the next torus 30 is received. At the output of the summing signal — the argument code values in the input 31, the linear in other register 6 continues. terpci of function. At the same time, the division factor of the divider 4 frequencies and the coefficient of transmission to digital inputs
ды кода ординаты у. формируютс на выходе АЦП 28, количество разр дов которого равно 1 п - т, где п - коли-20 дах УЦАП 23 остаютс прежними и ли- чество разр дов полного кода ординаты у. , m - количество младщих разр дов кода ординаты у , определ ютс раз- р дностью счетчика 5.dy of ordinate code y. are formed at the output of the ADC 28, the number of bits of which is 1 n - m, where n - if –20 dax of UCAP 23 remains the same and the number of bits of the full ordinate code y. , m is the number of the least significant bits of the ordinate code y, determined by the counter length 5.
При поступлении в регистр 6 кода аргумента на выходе 9 знака разности блока 8 измен етс знак разности , по которому измен етс знак ревер25When an argument code arrives in register 6 at output 9, the sign of the difference of block 8 changes the sign of the difference by which the sign of the reverser changes
нейна интерпол ци осуществл етс п закону, определ емому аппроксимирующей функцией на участке х - х. .Neutral interpolation is carried out according to the law determined by the approximating function on the segment x - x. .
При достижении ординатой кода узловой точки уWhen the ordinate reaches the nodal point code
f(x) f (x)
на выходе 14exit 14
блока 12 формируетс передний фронт сигнала сравнени , по которому элемент И 2 закрываетс в ЦАП 25 заноситс код ординаты узловой точкиblock 12, the leading edge of the comparison signal is formed, according to which the element And 2 is closed in the DAC 25, the ordinate code of the nodal point is entered
са счетчика 29. По высокому уровнюsa counter 29. On a high level
блока 12 формируетс передний фронт сигнала сравнени , по которому элемент И 2 закрываетс в ЦАП 25 заноситс код ординаты узловой точкиblock 12, the leading edge of the comparison signal is formed, according to which the element And 2 is closed in the DAC 25, the ordinate code of the nodal point is entered
сигнала сравнени с выхода 10 блока 8 JQ (х ), осуществл етс установка нулезнак разности кодов записываетс в регистр 26 знака, в результате чего счетчик 19 переходит в режим вычитани и измен етс состо ние на выходе сумвого начального значени интегратора 30, счетчик 29 переводитс в следующее состо ние, мультиплексор 18 подключает к входу уменьшаемого блокаthe comparison signal from the output 10 of the block 8 JQ (x), the zero-sign of the code difference is set is written to the character register 26, as a result of which the counter 19 goes into the subtraction mode and the output state of the sum of the initial value of the integrator 30 changes, the counter 29 is transferred to next state, multiplexer 18 connects to the input of the block to be reduced
вого начального значени интегра ра 30, счетчик 29 переводитс в с дующее состо ние, мультиплексор 1 подключает к входу уменьшаемого бthe initial value of the integrated 30, the counter 29 is transferred to the next state, the multiplexer 1 connects to the input of the reduced b
матора 21. По выходному коду суммато- 8 выход блока 17 пам ти. По кодуMatora 21. According to the output code, totalizer– 8 output of memory block 17. By code
ра 21 счетчик 5 переводитс в режим вьгаитани , а к ЦАП 26 через ключ 22 подключаетс опорное напр жение отрицательной пол рности. После поступлени кода аргумент: на выходе 10 о обнулени блока 8 формируетс задний фронт сигнала сравнени , по- которому открываетс элемент И 2 и осзгществл - |етс запуск интегратора 30, формирую- уЩего линейно измен ющеес напр жение ,5 .отрицательной пол рности. На выходе УЦАП 23 формируетс линейно измен ющеес напр жение отрицательной пол рности с прежним коэффициентом наклона . Таким образом, на выходе суммиру-,. ющего усилител 31 продолжаетс пи- нейна интерпол ци функции.21, the counter 5 is switched to the forward mode, and a negative voltage reference voltage is connected to the DAC 26 via a switch 22. After the code arrives, the argument: at the output 10 of zeroing block 8, the leading edge of the comparison signal is formed, in which element 2 is opened and the start of integrator 30 is formed, forming linearly varying voltage, negative polarity. At the output of UCAP 23, a linearly varying negative polarity voltage is formed with the same slope. Thus, the output is summed- ,. The booster amplifier 31 continues by interpolating the function.
При достижении счетчиком 19 кода аргумента х на выходе 10 блока 8 вновь формируетс импульсный сигнал 55 сравнени . По переднему фронту сигнала сравнени закрываетс элемент И 2, 13 ЦАП 25 заноситс код ординаты . ,When the counter 19 reaches the argument code x, the output pulse of the comparison signal 55 is again generated at the output 10 of the unit 8. On the leading edge of the comparison signal, the element And 2, 13 of the D / A converter 25 closes the ordinate code. ,
счетчика 14 адреса из блоков 16 и пам ти извлекаютс коды ординаты и абсциссы Х- второго участка апп симации. На выходе 11 блока 8 вычcounter 14 addresses from blocks 16 and memory, ordinate codes and X-axis abscissas are extracted from the second portion of the approximation. At the output of 11 block 8
л етс .разность кодов х. - х меж значени ми блока 17 и счетчика 19 на выходе 15 блока 12 - разность дов y,j - у между значени ми блока и буферного регистра 24. В блоке делени по высокому уровню сигнал сравнени с выхода 14 блока 12 вы л етс кодis the difference of the x codes. - x between the values of block 17 and counter 19 at output 15 of block 12 - difference y y, j - between the values of the block and the buffer register 24. In the high level dividing block, the comparison signal from the output 14 of block 12 gives you a code
.IL..IL.
XX
-z-Zi- X.-z-Zi X.
-г 1-g 1
поступающий на цифровые входы УЦА 23, определ наклон линейно изм ющегос напр жени на его выходе Младшие m разр дов выхода блока поступают на делитель 4 частоты, .навлива соответствующий коэффици делени . В ЦАП 26 заноситс разно кодов (х - х) с выхода 11 блока На выходе 13 блока 12 формируетс arriving at the digital inputs of the UCA 23, determining the slope of the linearly measuring voltage at its output. The low m bits of the block output go to a divider of 4 frequencies, applying the corresponding division factor. In the D / A converter 26, different codes (x - x) are output from the output 11 of the block. At the output 13 of the block 12,
осуществл ютс установка нулевого по- значени интегратора 30 и прием следующего значени кода аргумента , в регистр 6. На выходе 9 блока 8 формируетс знак разности кодов X .,j - J управл ющий реверсом счетчика 29 и состо нием сумматора 21, По выходному коду сумматора 21 счетчик 5 переходит в режим суммировани и измен етс пол рность опорно- го напр жени ЦАП 26. По заднему the zero value of the integrator 30 is set and the next value of the argument code is received in register 6. At output 9 of block 8, the sign of the difference between codes X., j - J controlling the reverse of counter 29 and the state of adder 21 is formed. 21, the counter 5 goes into the summation mode and the polarity of the reference voltage of the DAC 26 changes. On the back
вани и измен етс пол рность опорно- го напр жени ЦАП 26. По заднему the polarity of the reference voltage of the DAC 26. and
фронту сигнала сравнени с выхода 10 обнулени блока 8 открываетс элемент И 2 и осуществл етс запуск интегра-the edge of the comparison signal from the output 10 of zeroing the block 8, the element 2 is opened and the integration
циент делени делител 4 частоты и коэффициент -передачи на цифровых входах УЦАП 23 остаютс прежними и ли- The division frequency divider 4 frequency and the transmission coefficient on the digital inputs of UCAP 23 remain the same and
дах УЦАП 23 остаютс прежними и ли- dakh UCAP 23 remain the same and
нейна интерпол ци осуществл етс по закону, определ емому аппроксимирующей функцией на участке х - х. .Neutral interpolation is carried out according to the law determined by the approximating function on the plot x - x. .
При достижении ординатой кода узловой точки уWhen the ordinate reaches the nodal point code
f(x) f (x)
на выходе 14exit 14
блока 12 формируетс передний фронт сигнала сравнени , по которому элемент И 2 закрываетс в ЦАП 25 заноситс код ординаты узловой точкиblock 12, the leading edge of the comparison signal is formed, according to which the element And 2 is closed in the DAC 25, the ordinate code of the nodal point is entered
(х ), осуществл етс установка нулевого начального значени интегратора 30, счетчик 29 переводитс в следующее состо ние, мультиплексор 18 подключает к входу уменьшаемого блока(x), the zero initial value of the integrator 30 is set, the counter 29 is transferred to the next state, the multiplexer 18 connects to the input of the decremented block
счетчика 14 адреса из блоков 16 и 17 пам ти извлекаютс коды ординаты у и абсциссы Х- второго участка аппроксимации . На выходе 11 блока 8 вычисл етс .разность кодов х. - х между значени ми блока 17 и счетчика 19, а на выходе 15 блока 12 - разность ко- дов y,j - у между значени ми блока 18 и буферного регистра 24. В блоке 27 делени по высокому уровню сигнала сравнени с выхода 14 блока 12 вычисл етс кодcounter 14 addresses from blocks 16 and 17 of memory are extracted ordinate codes y and abscissa X- of the second approximation area. At output 11 of block 8, the difference in the x codes is calculated. - x between the values of block 17 and counter 19, and at output 15 of block 12 - the difference between the codes y, j - between the values of block 18 and the buffer register 24. In block 27 dividing by the high level of the comparison signal from output 14 of the block 12 computed code
.IL..IL.
XX
-z-Zi- X.-z-Zi X.
-г 1-g 1
поступающий на цифровые входы УЦАП 23, определ наклон линейно измен ющегос напр жени на его выходе. Младшие m разр дов выхода блока ,27 поступают на делитель 4 частоты, уста . навлива соответствующий коэффициент делени . В ЦАП 26 заноситс разность кодов (х - х) с выхода 11 блока 8. На выходе 13 блока 12 формируетс arriving at the UCAP 23 digital inputs, the slope of the linearly varying voltage at its output is determined. The younger m bits of the output of the block, 27 arrive at the divider 4 frequencies, mouth. Pour the corresponding division factor. In the DAC 26, the code difference (x - x) is output from the output 11 of the block 8. At the output 13 of the block 12,
знак разности кодов у,- у , измен ю- ющий состо ние сумматора 21, а следовательно , и реверс счетчика 5, и пол рность опорного напр жени ЦАП 26„ По заднему Фронту сигнала сравнени с выхода 14 блока 12, длительность которого определ етс временем, необходимым дл установки кодов на цифровых входах УЦАП 23 и коэффициента передачи делител 4 частоты, открываетс элемент И 2 и осуществл етс запуск интегратора 30. На выходе суммирующего усилител 31 начинаетс линейна интерпол ци функции на втором интервале аппроксимации.the sign of the difference between the codes y, y, the changing state of the adder 21, and hence the reverse of counter 5, and the polarity of the reference voltage of the DAC 26 "On the back front of the comparison signal from output 14 of block 12, the duration of which is determined by the time required to set the codes on the digital inputs of UCAP 23 and the transfer coefficient of the 4 frequency divider, element 2 is opened and the integrator 30 is started up. At the output of the summing amplifier 31, linear interpolation of the function begins at the second approximation interval.
На последующих участках устройство работает аналогично.In subsequent sections, the device works in a similar way.
:Фо. рмула изобретени : Fo. rmula of invention
Функциональный преобразователь, со- содержащий генератор импульсов, элемент И, управл емый делитель частоты, реверсивный счетчик аргумента, реверкоторого соединен с входом аргумента функционального преобразовател , выход знака первого блока вычитани соединен с информационным входом регистра знака, выход которого соединен с первым входом сумматора по модулю два,, выход и второй вход которого соединены соответственно с входом управлени реверсом реверсивного счетчика ординат и выходом знака второго блока вычитани S выход обнулени которого соединен с вторым входом элемента ИЛИ, выход буферного регистра с информационным входом первого циф- роаналогового преобразовател соеди-. нен с входом вычитаемого второго бло ка вычитани , вход уменьшаемого кото рого соединен с выходом блока пам ти ординат, вход вычитаемого первого блока вычитани соединен с выходом реверсивного счетчика аргумента, о тличающийс тем, что, с целью повьппени точности, в него введены мультиплексор, блок пам ти абсциссFunctional converter containing a pulse generator, AND element, controlled frequency divider, reversible counter of the argument, the reverser is connected to the input of the argument of the functional converter, the sign output of the first subtraction unit is connected to the information input of the sign register, the output of which is connected to the first modulator two, the output and the second input of which are connected respectively with the control input of the reverse reversible ordinate counter and the output of the sign of the second subtraction unit S output zero which is connected to the second input of the OR gate, the output buffer register to the information input of the first transducer tsif- roanalogovogo soedi-. not the input of the subtracted second subtraction unit, the input of which is decremented is connected to the output of the ordinate memory block; abscissa memory
сивный счетчик ординат, буферный ре- 35 i блок делени , группа элементов НЕ,large ordinate counter, buffer re- 35 i dividing unit, group of elements NOT,
гистр, элемент ИЛИ, аналого-цифровойgist, element OR, analog-digital
3535
преобразователь, умножающий цифроана- логовый преобразователь, входной регистр , два блока вычитани , регистр знака, сумматор по модулю два, блок , пам ти ординат, первый тцифроаналого- вый преобразователь и суммирующий усилитель , причем выход генератора импульсов соединен с первым входом,элемента И, выход которого соединен с счетным входом реверсивного счетчика аргумента и информационным входом управл емого делител частоты, выход которого соединен со счетным входом реверсивного счетчика ординат, выход которого соединен с входом младших разр дов буферного регистра, вход старших разр дов которого соединен с выходом аналого-цифрового преобразовател , вход которого соединен с выходом умножающего цифроаналогового преобразовател и первым входом суммирующего усилител , выход и второй вход которого соединены соответственно с выходом функционального преобразовател и выходом первого цифроаналогового преобразовател , стробирую- щий вход которого соединен с выходом элемента ИЛИ и вторь м входом элемента И, первый вход элемента ИЛИ соединенconverter, multiplying digital-analog converter, input register, two subtraction blocks, sign register, modulo two, block, ordinate memory, first tsifroanaloj converter and summing amplifier, the output of the pulse generator connected to the first input of the element And, the output of which is connected to the counting input of the reversible argument counter and the information input of the controlled frequency divider, the output of which is connected to the counting input of the reverse ordinate counter, the output of which is connected to the input of ml the higher bits of the buffer register, the input of the higher bits of which is connected to the output of the analog-digital converter, the input of which is connected to the output of the multiplying digital-to-analog converter and the first input of the summing amplifier, the output and second input of which are connected respectively to the output of the functional converter and the output of the first digital-analog converter, whose gate input is connected to the output of the OR element and the second input of the AND element, the first input of the OR element is connected
4040
4545
5050
5555
второй цифроаналоговый преобразователь , интегратор, ключ и реверсивный счетчик адреса, причем выходы входного регистра и блока пам ти абсцисс соединены соответственно с первым и вторым информационными входами мультиплексора , выход которого соединен с входом уменьшаемого первого блока вычитани , кодовый выход которого соединен с входом делител блока делени , вход делимого и выход которого соединены соответственно с кодовым выходом второго блока вычитани и цифровым входом умножающего цифроана- логового преобразовател , выход младших разр дов и вход стробировани блока делени соединены соответственно с входом задани коэффициента управл емого делител частоты и выходом обнулени второго блока вычитани ,the second digital-to-analog converter, integrator, key and reversible address counter, the outputs of the input register and the abscissa memory block are connected respectively to the first and second information inputs of the multiplexer, the output of which is connected to the input of the decremented first subtraction unit, the code output of which is connected to the input of the splitter splitter the input of the dividend and the output of which are connected respectively with the code output of the second subtraction unit and the digital input of the multiplying digital-analog converter, the output of the small Shih bits and dividing the input gating unit are connected respectively to the input specifying coefficient controllable frequency divider and the output of the second subtractor zeroing,
вькод обнулени которого подключен к стробирующему входу второго цифройна- логового преобразовател , выход и информационный вход которого соединены соответственно с информационным входом интегратора и входами элементов НЕ группы, входы которых соединены с соответствующими разр дами кодового выхода первого блока вьгаитани , выход знака которого соединен с входом управлени реверсом реверсивного счетчика адреса, счетный вход которого соединен с выходом знака блока делеС выходом обнулени первого блока вычитани , входом стробировани регист ра знака и входом стробировани входного регистра, информационный входThe zeroing code of which is connected to the gate input of the second digital-to-analog converter, the output and information input of which are connected respectively to the information input of the integrator and the inputs of the elements of the NOT group whose inputs are connected to the corresponding bits of the code output of the first power supply unit whose output of the sign is connected to the control input by reversing the reverse address counter, the counting input of which is connected to the output of the delta block sign by the zero output of the first subtraction unit, by the gate input neither the sign register and the input register strobe input, the information input
1515
10ten
49547-849547-8
которого соединен с входом аргумента функционального преобразовател , выход знака первого блока вычитани соединен с информационным входом регистра знака, выход которого соединен с первым входом сумматора по модулю два,, выход и второй вход которого соединены соответственно с входом управлени реверсом реверсивного счетчика ординат и выходом знака второго блока вычитани S выход обнулени которого соединен с вторым входом элемента ИЛИ, выход буферного регистра с информационным входом первого циф- роаналогового преобразовател соеди-. нен с входом вычитаемого второго бло ка вычитани , вход уменьшаемого кото рого соединен с выходом блока пам ти ординат, вход вычитаемого первого блока вычитани соединен с выходом реверсивного счетчика аргумента, о т20which is connected to the input of the argument of the functional converter, the output of the sign of the first subtraction unit is connected to the information input of the register of the sign, the output of which is connected to the first input of the modulo-two adder, the output and the second input of which are connected respectively to the control input of the reverse reversible ordinate counter and the output of the second of the subtraction unit S, the zeroing output of which is connected to the second input of the OR element, the output of the buffer register with the information input of the first digital-analogue converter with di-. not connected to the input of the subtracted second subtraction unit, the input of which is decremented is connected to the output of the ordinate memory unit; the input of the subtracted first subtraction unit is connected to the output of the reversible argument counter, о t20
личающийс тем, что, с це5distinguished by the fact that
, ,
00
5five
00
5five
второй цифроаналоговый преобразователь , интегратор, ключ и реверсивный счетчик адреса, причем выходы входного регистра и блока пам ти абсцисс соединены соответственно с первым и вторым информационными входами мультиплексора , выход которого соединен с входом уменьшаемого первого блока вычитани , кодовый выход которого соединен с входом делител блока делени , вход делимого и выход которого соединены соответственно с кодовым выходом второго блока вычитани и цифровым входом умножающего цифроана- логового преобразовател , выход младших разр дов и вход стробировани блока делени соединены соответственно с входом задани коэффициента управл емого делител частоты и выходом обнулени второго блока вычитани ,the second digital-to-analog converter, integrator, key and reversible address counter, the outputs of the input register and the abscissa memory block are connected respectively to the first and second information inputs of the multiplexer, the output of which is connected to the input of the decremented first subtraction unit, the code output of which is connected to the input of the splitter splitter the input of the dividend and the output of which are connected respectively with the code output of the second subtraction unit and the digital input of the multiplying digital-analog converter, the output of the small Shih bits and dividing the input gating unit are connected respectively to the input specifying coefficient controllable frequency divider and the output of the second subtractor zeroing,
вькод обнулени которого подключен к стробирующему входу второго цифройна- логового преобразовател , выход и информационный вход которого соединены соответственно с информационным входом интегратора и входами элементов НЕ группы, входы которых соединены с соответствующими разр дами кодового выхода первого блока вьгаитани , выход знака которого соединен с входом управлени реверсом реверсивного счетчика адреса, счетный вход которого соединен с выходом знака блока делени и адресным входом мультиплексора, вход управлени реверсом реверсивного счетчика аргумента соединен с выходом регистра знака, выход реверсивного счетчика адреса соединен с адресным входами блоков пам ти абсцисс и ординат , выход сумматора-по модулю два соединен с управл ющим входом ключа. входы, положительного и отрицательно , го опорных напр жений которого соединены с входом функциональйого преобразовател , выход клкгча соединен с входом задани пол рности второгоци(|ь- роаналогового преобразовател ,выходi элемента ИЛИ соединен сустановочным входом интегратора,вьгеодкоторого единен с аналоговым вкодомумножающего цифроана логового преобразовател ,The zeroing code of which is connected to the gate input of the second digital-to-analog converter, the output and information input of which are connected respectively to the information input of the integrator and the inputs of the elements of the NOT group whose inputs are connected to the corresponding bits of the code output of the first power supply unit whose output of the sign is connected to the control input the reverse of the reverse address counter, the counting input of which is connected to the output of the sign of the division unit and the address input of the multiplexer, the input of the control of the reverse the reversible counter of the argument is connected to the output of the sign register, the output of the reversible counter of the address is connected to the address inputs of the abscissa and ordinate memory blocks, the output of the modulo-two is connected to the control input of the key. the positive and negative inputs of which the reference voltages are connected to the input of the functional converter, the output of the knockout is connected to the input of the second polarity setting (|
Фиг 2Fig 2
Редактор Л.Гратилло Заказ 4327/51Editor L.Gratillo Order 4327/51
Составитель А.Зорин Техред В.КадарCompiled by A. Zorin Tehred V. Kadar
Корректор М.ДемчикProofreader M. Demchik
Тираж 671ПодписноеCirculation 671 Subscription
ВНИИПИ Государственного комитета СССРVNIIPI USSR State Committee
По делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д. 4/5On affairs of inventions and discoveries 113035, Moscow, Zh-35, Raushsk nab., 4/5
Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4Production and printing company, Uzhgorod, st. Project, 4
Корректор М.ДемчикProofreader M. Demchik
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853856550A SU1249547A1 (en) | 1985-01-07 | 1985-01-07 | Function generator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853856550A SU1249547A1 (en) | 1985-01-07 | 1985-01-07 | Function generator |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1249547A1 true SU1249547A1 (en) | 1986-08-07 |
Family
ID=21163186
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853856550A SU1249547A1 (en) | 1985-01-07 | 1985-01-07 | Function generator |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1249547A1 (en) |
-
1985
- 1985-01-07 SU SU853856550A patent/SU1249547A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 960836, кл. G 06 F 15/31., 1980. . Авторское свидетельство СССР № 1115069, кл. G 06 G 7/26, 1982. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4077035A (en) | Two-stage weighted capacitor circuit for analog-to-digital and digital-to-analog converters | |
US3560957A (en) | Signal conversion systems with storage and correction of quantization error | |
GB1101969A (en) | Bipolar analog to digital converter | |
SU1249547A1 (en) | Function generator | |
US4851844A (en) | D/A converter with switched capacitor control | |
US3611355A (en) | Analog-to-digital converter | |
US4791405A (en) | Data converter for directly providing outputs in two's complement code | |
US3573797A (en) | Rate augmented digital-to-analog converter | |
SU834892A1 (en) | Analogue-digital converter | |
SU754445A1 (en) | Device for piece-linear approximation of time functions | |
SU1083360A1 (en) | Parallel-sequential analog-to-digital converter | |
SU1417189A1 (en) | Follow-up a-d converter | |
SU1298920A1 (en) | Analog-to-digital converter | |
SU1019620A1 (en) | Adaptive analog/digital converter | |
SU1661998A1 (en) | Servo analog-to-digital converter | |
SU985792A1 (en) | Device for digital function conversion | |
SU830430A1 (en) | Function generator | |
SU1520660A1 (en) | Multichannel adaptive analog-digital device | |
SU898426A1 (en) | Device for converting coordinates | |
SU1168964A1 (en) | Generator of functions of two variables | |
SU1403078A1 (en) | Function converter | |
SU551507A1 (en) | Adaptive Measuring Converter | |
SU1018239A1 (en) | Analog-digital device | |
SU606205A1 (en) | Analogue-digital converter | |
SU1115069A1 (en) | Function generator |