SU1236615A1 - Декодер - Google Patents

Abstract

Изобретение, предназначенное дл  использовани  в цифровьцс лини х передачи данных, позвол ет повысить помехоустойчивость передачи и быстродействие устройства. Декодер содержит два D-триггера 1, 2, RS-триг- гер 3, элемент НЕ 4, элемент И 5 и элемент 6 задержки. Благодар  перекрестному соединению выходов D- триггеров 1, 2с их информационными входами, а также подключению этих выходов через элемент И 5 и элемент 6 задержки к входам установки в ноль обоих D-триггеров 1, 2 обеспечиваютс  устойчивое к дрожанию фронта входного сигнала декодирование манчестерского кода и получение синфазных с информационными импульсов тактовый частоты. 2 ил. (Л V и S tsD оо о О5 ел Г Фиг. 1

Description

ч1

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в цифровых системах передачи данных.

Цель изобретени  - повьшение поме- хоустойчивости и быстродействи .

На фиг. приведена функциональна  схема декодера; на фиг.2 - временные диаграммы его работы.

Декодер содержит первый и второй D-триггеры 1 и 2, RS-триггер 3, элемент НЕ 4, элемент И 5 и элемент 6 задержки. Вход декодера подключен к входу синхронизации первого D-триг- гера 1 и через элемент НЕ 4 - к вхо- , синхронизации второго D-триггера. Инверсные выходы первого и второго D-триггеров I и 2 подключены к информационным входам соответственно второго и первого D-триггеров 2 и 1, к соответствуюпщм входам RS-триггера 3 и к входам элемента И 5, выход последнего через элемент 6 задержки подключен к входам установки в ноль D-триггеров 1 и 2. Выходы RS-тригге- ра 3 и элемента 6 задержки  вл ютс  соответственно информационным выходо и выходом синхронизации устройства.

Принцип работы декодера по сн етс  временными диаграммами (фиг.2) и заключаетс  в следующем.

Последовательность импульсов в коде Манчестер (фиг. 2о.) поступает с входа декодера на С-вход первого D-трйггера 1 и через элемент НЕ 4 - на С-вход второго D-триггера 2 (фиг.2с). Работа D-триггеров 1 и 2 шгпюстрируетс  диаграммами (фиг.2&,1 и проходит под управлением выходных сигналов D-триггеров 2 и I и импуль- сов обнулени  с выхода элемента 6 задержки (фиг.2е)« Изменение исходного состо ни  D-триггеров и 2 происходит в середине битового интервала . Импульсы низкого уровн  с ин- версных выходов D-триггеров i и 2 поступают соответственно на R и S вхо , дл RS-триггера 3 и на входы элем:ен- та И 5. Сигнал на выходе RS-триггера 3 представл ет собой восстановленный сигнал исходного двоичного кода (фиг.). Элемент И 5 осуществл ет логическое сложение последовательностей импульсов низкого уровн  с выходов D-триггеров 1 и 2 и выдает на вход элемента 6 задержки последовательность синхроимпульсов тактовой частоты (фиг.2й), задние фронты которых расположеьа в центре тактового интервала Т. Элемент 6 задержки осуществл ет сдвиг импульсов тактовой частоты на величину задержки t , при этом

-- ,,

2

где - длительность импульсов низкого уровн  на элемента И 5.

В результате при декодировании ведетс  анализ только фазовых переходов сигнала в центре битового интервала независимо от логического уровн  сигнала на входе с возможностью варьировани  параметров на любой тактовой частоте. Одновременно декодер обеспечивает вьщачу синфазных с ин- формационньиу1и импульсов тактовой частоты , благодар  перекрытию зон начала и конца тактового интервала. Все это позвол ет уменьшить воздействие помехи типа дрожани  фронта входного сигнала и увеличить скорость передачи информации на входе декодера.

Claims (1)

1. Формула изобретени 

   Декодер, содержащий первый и второй D-триггеры, элемент задержки и элемент iflE, выход которого соединен с входом синхронизации второго D- триггера, вход установки в нуль которого подключен к выходу элемента задержки, отличающийс  тем, что, с целью повышени  помехоустойчивости и быстродействи , в него введень RS-триггер и элемент И, выход которого подключен к входу , элемента задержки, выход которого  вл етс  выходом синхронизации устройства и соединен с входом установки в нуль первого D-триггера, вход синхронизации которого объединен с входом элемента НЕ и  вл етс  входом устройства, инверсный выход каждого D-триггера подключен к информационному входу другого D-триггера , к соответствующему входу элемента И и к соответствующему входу RS-триггера, выход которого  вл етс  информационным выходом устройства .

   Редактор В.Иванова

   Составитель О.Ревинский

   Техред И.Попович Корректор Л.Пилипенко

   Заказ 3098/58 Тираж 816 Подписное ВНИИПИ Государственйого комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г.Ужгород,ул.Проектна ,4

   (i/г.