SU1236548A1 - Addressing device - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении микропроцессоров, а также в специализированных и универсальных устройствах обработки данных дл  адресации устройств и данных. Изобретение позвол ет обеспечить одновременное возбуждение нескольких адресных шин. Адресное устройство содержит регистр адреса, регистр маски, блок элементов ИЛИ, блок элементов И, дешифратор, адресные, информационные и управл юш,ие входы, а также выходы . 1 ил. ю со о: СП 4:: 00The invention relates to computing and can be used in the construction of microprocessors, as well as in specialized and universal data processing devices for addressing devices and data. The invention allows simultaneous excitation of several address buses. The address device contains the address register, the mask register, the block of the OR elements, the block of the AND elements, the decoder, the address, information and control, the inputs, and the outputs. 1 il. y co about: SP 4 :: 00

Description

Изобретение относитс  к вычислительной технике и может быть использовано при построении микропроцессоров, а также в специализированных и универсальных устройствах обработки данных дл  адресации устройств и данных.The invention relates to computing and can be used in the construction of microprocessors, as well as in specialized and universal data processing devices for addressing devices and data.

Цель изобретени  - расширение области применени  адресного устройства за счет одновременного возбуждени  двух адресных шин.The purpose of the invention is to expand the field of application of the addressing device due to the simultaneous excitation of two address buses.

На чертеже представлена структурна  схема устройства.The drawing shows a block diagram of the device.

Устройство содержит адресные входы 1, информационные входы 2, управл ющие входы 3, регистр 4 адреса, регистр 5 маски, блок элементов ИЛИ 6, блок элементов И 7, дешифратор 8, выходы 9 устройства.The device contains address inputs 1, information inputs 2, control inputs 3, address register 4, mask register 5, block of elements OR 6, block of elements AND 7, decoder 8, outputs of device 9.

Устройство работает следующим образом.The device works as follows.

Адресное устройство с маскированием разр дов адреса может работать в двух режимах; в режиме обычной адресации и в режиме адресации с маскированием. Рассмотрим работу устройства в этих режимах.An address device with masking address bits can operate in two modes; in the normal addressing mode and in the addressing mode with masking. Consider the operation of the device in these modes.

Режим обычной адресации. В этом случае на управл ющие входы 3 сигнал разрешени  маскировани  не поступает, т.е. сигнал И 0. Следовательно, код маски через блок элементов И 7 не проходит и код адреса без изменени  поступает на входы дешифратора 8, на выходе которого возбуждаетс  адресна  шина, определ ема  кодом адреса.Regular addressing mode. In this case, the masking resolution does not come to the control inputs 3, i.e. signal AND 0. Consequently, the mask code through the block of elements AND 7 does not pass and the address code without change is fed to the inputs of the decoder 8, the output of which addresses the address bus, defined by the address code.

Режим адресации с маскированием ис- пользуетс  при необходимости возбуждени  одновременно нескольких выходных шин 9. В этом случае на управл ющие входы 3 поступает сигнал И 1. Тогда блок элементов И 7 открыт и код маски с выхода регистра маски 5 поступает через элемен- ты И 7 на вторые входы элементов ИЛИ 6, где происходит поразр дное логическое сложение кода адреса и кода маски. В результате возможно возбуждение произвольных пр мых и инверсных входов преобразовател  двоичного кода в унитарный код, что в свою очередь возбуждает несколько его выходйых шин.The addressing mode with masking is used when it is necessary to simultaneously excite several output buses 9. In this case, the control inputs 3 receive an AND 1 signal. Then the block of elements AND 7 is open and the mask code from the output of the register of mask 5 enters through the elements AND 7 to the second inputs of the elements OR 6, where the bitwise logical addition of the address code and the mask code occurs. As a result, it is possible to excite arbitrary direct and inverse inputs of a binary code to a unitary code converter, which in turn excites several of its output buses.

Рассмотрим пример адресации с маскированием . Пусть требуетс  одновременно адресовать адресные шины с адресами А1- 001 иConsider an example of addressing with masking. Let it be required to address address buses simultaneously with addresses A1-001 and

А5 101. Тогда в коде маски единица ставитс  в тот разр д, в котором эти адреса различаютс . Следовательно, код маски будет 100, а на входные щины кода адреса подаетс  код адреса А5 101. Если требуетс  адресовать шины с адресами А5 101, А6 110, А4 100иА7 111, то код адреса, подаваемый во входные шины 1 устройства, будет А А7 111, а код маски - 011. Таким образом, адресное устройство с маскированием разр дов адреса позвол ет одновременно адресовать лишь те адресные шины, коды адресов которых склеиваютс  по одной или нескольким разр дным переменным адреса а,- . При этом дл  склеиваемых переменных соответствующий разр д кода маски равен единице. Коду адреса при этом присваиваетс  код адресуемой шины, адрес которой содержит наибольшее число единиц. В первом примере коды адресов склеивались по первому разр ду (по ai), следовательно, в коде маски первый разр д равен 1. Во втором примере коды адресов склеиваютс  по второму и третьему разр дам (по а2 и аз), следовательно, код маски содержит единицы во втором и третьем разр дах .A5 101. Then in the mask code, the unit is placed in the category in which these addresses are distinguished. Consequently, the mask code will be 100, and the address code A5 101 is supplied to the input address code. If you want to address buses with addresses A5 101, A6 110, A4 100 and A7 111, then the address code supplied to the device input buses 1 will be A A7 111 and the mask code is 011. Thus, an address device with masking address bits allows you to simultaneously address only those address buses whose address codes are glued together by one or more bit address variable variables a, -. At the same time, for glued variables, the corresponding bit of the mask code is one. An address code is assigned an addressable bus code whose address contains the largest number of units. In the first example, the address codes were glued together in the first position (in ai), therefore, the first digit in the mask code is 1. In the second example, the address codes are glued in the second and third position (in a2 and a3), therefore, the mask code contains units in the second and third bit.

Claims (1)

Формула изобретени Invention Formula Адресное устройство, содержащее регистр адреса, входы которого  вл ютс  адресными входами устройства, дешифратор, выходы которого  вл ютс  выходами устройства , а входы первой группы соединены с выходами первой группы регистра адреса, отличающеес  тем, что, с целью расширени  области применени  за счет одновременного возбуждени  двух адресных шин, оно содержит блок элементов И, блок элементов ИЛИ и регистр маски, входы которого  вл ютс  информационными входами устройства, а выходы соединены с входами первой группы блока элементов И, входы второй группы которого  вл ютс  управл ющими входами устройства, а выходы соединены с входами первой группы блока элементов ИЛИ, входы второй группы которого соединены с выходами второй группы регистра адреса, а выходы - с входами второй группы дещиф- ратора.An address device containing an address register whose inputs are device address inputs, a decoder whose outputs are device outputs, and the inputs of the first group are connected to the outputs of the first address register group, characterized in that, in order to expand the scope by simultaneously exciting two address buses; it contains a block of AND elements, a block of OR elements, and a mask register, whose inputs are the information inputs of the device, and the outputs are connected to the inputs of the first group of AND block, in the moves of the second group of which are the control inputs of the device, and the outputs are connected to the inputs of the first group of the OR block, the inputs of the second group of which are connected to the outputs of the second group of the address register, and the outputs to the inputs of the second decipher group.