SU1233214A1 - Ячейка пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано при построении многоканальных коммутирующих систем С целью расширени  области применени   чейки пам ти за счет осуществлени  реверса информации она дополнена четвертым элементом И, выход которого соединен с четвертым входом элемента сравнени , первый вход четвертого элемента И соединен с выходом третьего элемента И, второй вход четвертого элемента И соединен с выходом триггера, а третий вход  вл етс  п тым управл ющим входом  чейки пам ти. Одновременно  чейка пам ти обладает средствами дл  передачи . адресной информации с выхода на вход  чейки в процессе поиска канала св зи в многокаскадных коммутирующих системах . 1 ил. S (Л

Description

Изобретение относитс  к вычислительной технике, в частности к запомнающим устройствам, и может быть использовано при построении многоканальных коммутирующих систем.

Цель изобретени  - расширение области применени   чейки пам ти за счет осуществлени  в ней реверса информации .

На чертеже приведена функциональ- на  схемэ предлагаемой  чейки пам ти

Устройство содержит элемент 1 сравнени , элемент 2 задержки, элемент ИЛИ 3, триггер 4, элементы И 5- 8, шины 9-13 управлени . Элемент 1 сравнени  может быть выполнен на элементе сложени  по модулю два, элементе ИЛИ и двух элементах И. Элемен 7 предназначен дл  блокировки передачи информации с выхода элемента И на выход  чейки, элемент И 8 - дл  передачи адресной информации с выход  чейки на ее вход, элемент ИЛИ 3 - дл  формироваг-ш  сигнала сброса триггера 4 и выработки сигнала неравен- ства в элементе 1 сравнени , а элемент И 5 - дл  выделени  сигнала индивидуальной выборки канала св зи.

Ячейка работает- следующим обраsp

) Дп  фиксаций входного сигнала на

шину 10 подаетс  сигнал, который поступает на второй вход, элемента I и готовит его к работе. Поиск инфор- мацин производитс  подачей на выход  чейки адресной информации. Адресна  информаци  представл ет собой последовательность адресов, первый из которых предназначен дл  управ- лени  поиском и фиксацией кана- ,ла св зи в рассматриваемой  чейке, а Остальные адреса должшл передаватьс  с выхода  чейки на ее вход, если канал св зи проходит через эту . чейку, или блокироватьс , если канал св зи через  чейку не проходит. Одновременно на вход  чейки подаетс  а,о;рес, соответствующий входу данной  чейки пам ти. Первый адрес с выхода  чейки и адрес с ее выхода поразр дно поступают на тре- тий и п тый входы элемента 1 сравнени . Одновременно с поступлением на элемент 1 сравнени  первых; раз- р дов адресных кодов на первый вход элемента 1 сравнени  по шине 9 посту . пает запускшощий импульс. Если первые разр ды адресных кодов одинаковы , то единичный сигнал со второго

S 0 5

0

5

0

5

выхода элемента 1 поступает на вход установки триггера -4 и переводит его в пр мое состо ние. Потенциал с пр мого выхода триггера 4 поступает на четвертый вход элемента 1 сравнени  и разрешает сравнение следую- шдх разр дов адресных кодов, удержива  через элемент ИЛИ 3 в открытом состо нии cooтвeтcтвyюшJ e элементы И элемента . Каждый следующий сигнал равенства подтверждает пр мое состо ние триггера 4. Сигнал неравенства , выработанный элементом 1 . на любом шаге сравнени , сбрасывает триггер 4 в инверсное состо ние и тем самым прекращает дальнейшее сравнение адресных кодов в элементе 1 сравнет и , После прохо щени  всех разр дов первого адреса из адресной информации с шины 10 снимаетс  сигнал поиска и дальнейшее сравнение ал,ресов в элементе 1 сравнени  прекращаетс  .

В результате, если на вход и выход  чейки пам ти поступают одинаковые адресные коды, то триггер 4 устанавливаетс  в единичное состо - iffle; если же адресные коды разные, то 4 находитс  в инверсном состо нии. Пр мое состо ние триггера 4 соответствует зафиксированному каналу св зи. Триггер 4, наход щийс  в пр мом состо нии, ГОТО-: БИТ к работе элементы И 6 и 8. Одновременно со сн тием сигнала с шины 10 поступает сигнал на гаину 13, При этом, если триггер 4 находитс  в пр мом состо  нии, то все следующие адреса проход т через элемент И 8 на вход  чейки дл  идентификации каналов св зи в следуювщх каскадах . Длительность сигнала на шине 13 определ етс  количеством каскадов, через 1соторые проходит канал св зи, и разр дностью каждого адреса, проход щего через элемент И 8, После прохокд ени  всей адресной информации сигнал с шимл 13 снимаетс ,

В режиме передачи информационного сообщени  на элемент И 8 по шине 12 поступает сигнал, разреЕ;ающкй передачу сооба(ени  с входа на выход  чейки., Информационное сообщение при этом проходит через открытый потенц1|алом с пр мого выхода триггера 4 на вход элемента И 6.

При разборке канала св зи сигнал , поступаю1ллй по шине 1 1 , готовит

3

элемент И 5 к работе, а сигнал, поступающий по шине 12, готовит элемент И 7 к работе. В результате этого любой сигнал, поступающий на вход  чейки с одной стороны, проходит через элементы И 6 и 7 на выход  чейки дли разборки каналов св зи в других каскадах, а поступающий с другой стороны проходит через дле- ,менты И 6 и 5, элемент 2 задержки и элемент ИЛИ 3 на вход сброса триггера 4 и сбрасывает последний в инверсное состо ние.

Предлагаема   чейка пам ти обладает средствами дл  передачи адресной информации с выхода на вход  чейки в процессе поиска канала св зи в многокаскадных коммутирзпощих системах . Кроме того, она обеспечивает прохождение сигнала индивидуальной разборки каналов св зи через  чейку из одного каскада в другой при индивидуальной разборке каналов св зи

Claims (1)

1. Формула изобретени 

   Ячейка пам ти, содержаща  элемен сравнени , первый и второй входы которого  вл ютс  соответственно первым и вторым управл ющими входами  чейки пам ти, третий вход элемента сравнени   вл етс  информационным входом  чейки пам ти, элемент задержки , вход которого соединен с вы- ходом первого элемента И, выход эле- ,мента задержки соединен с первым вхо332144

   дом элемента ИЛИ, второй вход которого соединен с первым выходом элемента сравнени , триг.гер, входы которого соединены соответственно с выхо- 5 дом элемента ИЛИ и с вторым выходом . элемента сравнени , второй элемент И, первый вход которого соединен с третьим входом элемента сравнени , второй вход второго элемента И соеди- 10 ней с выходом триггера и четвертым входом элемента сравнени , выход второго элемента И соединен с первым входом первого элемента И, второй вход которого  вл етс  третьим уп- 15 равл ющим входом  чейки пам ти, третий элемент И, выход которого  вл етс  выходом  чейки пам ти и соединен с п тым входом элемента сравнени , один из входов третьего элемен- 20 та И соединен с выходом второго элемента И, а другой  вл етс  четвертым управл ющим входом  чейки пам ти , отличающа с  тем, что, с целью расширени  области при- 25 .мене}1и   чейки пам ти за счет осуществлени  в ней реверса информации, в  чейку пам ти введен элемент И, выход которого соединен с четвертым входом элемента сравнени , первый 2Q вход четвертого элемента И соединен с выходом третьего элемента И, второй вход четвертого И соединен с выходом триггера,, а третий вход  вл етс  п тым управл ющим входом  чейки пам ти, 3j I