SU1206808A1 - Device for executing operations for list adjunction - Google Patents

Abstract

Изобретение относитс  к вычислительной технике. Целью изобретени   вл етс  расширение функциональных возможностей устройства путем объединени  списков с сохранением относительного пор дка элементов, Устройство содержит регистр адреса первого списка, блок пам ти, регистр указател , дешифратор, группы элементов И, группы элементов ИЛИ, элементы задержки, генератор тактовых импульсов, регистр адреса второго списка. 1 ил. IND о а 00The invention relates to computing. The aim of the invention is to expand the functionality of the device by combining lists with preservation of the relative order of elements. The device contains the address register of the first list, memory block, pointer register, decoder, groups of elements AND, groups of elements OR, delay elements, clock generator, register addresses of the second list. 1 il. IND o a 00

Description

1 one

Изобретение относитс  к вычислительной технике и может быть использовано при аппаратной реализд- ции  зыков программировани ., используемых дл  обработки списков.The invention relates to computing and can be used in hardware implementation of programming languages used for list processing.

Целью изобретени   вл етс  расширение функциональных возможностей путем объединени  списков с сохранением относительного пор дка элементов.The aim of the invention is to extend the functionality by combining lists with preserving the relative order of the elements.

На чертеже приведена схема устройства.The drawing shows a diagram of the device.

Устройство содержит регистр 1 адреса первого списка, блок 2 пам ти , регистр 3 указател , регистр 4 указател , дешифратор 5, группы 6 и 7 элементов И, группы 8 и 9 элементов ИЛИ, элементы 10 и 11 задержки, генератор 12 тактовых импульсов, регистр 13 адреса второго списка, адресные входы 14, 15 и вход 16 запуска устройства.The device contains register 1 of the address of the first list, memory block 2, register 3 of pointer, register 4 of pointer, decoder 5, groups 6 and 7 of elements AND, groups 8 and 9 of elements OR, elements 10 and 11 of delay, generator 12 clock pulses, register 13 addresses of the second list, address inputs 14, 15 and input 16 launch the device.

Взаимосв зи между объектами представл ютс  списками с двоичным ветвлением, которые размещаютс  в блоке 2 пам ти. Каждый элемент спика занимает одну  чейку пам ти и состоит из двух частей - левого и правого указателей. Левый указа-i тель определ ет либо адрес информационной области объекта, либо адрес подсписка. Правый указатель задает адрес следующего элемента списка. Правый указатель последнего элемента списка  вл етс  пустым , т.е. содержит уникальный код, не задающий никакую  чейку пам ти. Этот код расшифровываетс  дешифратором 5.The relationships between the objects are represented by lists of binary branching, which are located in block 2 of the memory. Each element of the spike occupies one memory cell and consists of two parts - left and right pointers. The left index-i defines either the address of the information area of the object, or the address of the sub-list. The right pointer specifies the address of the next list item. The right pointer to the last item in the list is empty, i.e. contains a unique code that does not specify any memory location. This code is decoded by the decoder 5.

Устройство работает следующим образом.The device works as follows.

При включении питани  генератор 12 устанавливаетс  в запертое состо ние (не показано).When the power is turned on, generator 12 is set to a locked state (not shown).

По входу 14 через группу 8 элементов ШТИ в регистр 1 заноситс  адрес первого -элемента первого спика , а по входу 15 в регистр 13 запсываетс  адрес первого элемента второго списка. Присоединение вторго списка к первому инициируетс  импульсом со входа 16, который запускает генератор 12. По каждому импульсу с его выхода выполн ютс  следующие микрооперации: считывани из блока 2 пам ти на регистры 3 и элемента первого списка, адрес котрого задан в регистре 1, при этом левьй указатель размещаетс  в реги068082At the input 14, through the group of 8 SHTI elements into the register 1, the address of the first element of the first lane is entered, and at the entrance 15 to the register 13 the address of the first element of the second list is recorded. The attachment of the list to the first one is initiated by a pulse from input 16, which starts generator 12. For each pulse from its output, the following microoperations are performed: reads from memory block 2 to registers 3 and the first list element whose address is specified in register 1, while the left pointer is located in register 068082

рр 3, а правый - в регистре 4; прием из регистра 4 в регистр 1 через открытую группу 6 элементов И и группу 8 элементов ИЛИ адреса следующе5 го элемента первого списка.pp 3, and right - in register 4; reception from register 4 to register 1 through an open group of 6 AND elements and a group of 8 elements OR the address of the next element of the first list.

Указанные микрооперации выполн ютс  до тех пор, пока на регистры 3 и 4 не будет считан последний элемент первого списка. Если же в ре10 гистр 4 прин т пустой указатель,These microoperations are performed until registers 3 and 4 read the last element of the first list. If, on register 10, a null pointer is received,

то по вл етс  сигнал на выходе дешифратора 5, который останавливает генератор 12 и открывает группу 7 элементов И, в результате чего адресthen a signal appears at the output of the decoder 5, which stops the generator 12 and opens a group of 7 elements AND, resulting in the address

15 первого элемента второго списка переписываетс  в регистр 4. После этого по вл етс  сигнал на выходе элемента 11 задержки, разрешающий запись в блок 2 пам ти. При этом по15 of the first element of the second list is rewritten into register 4. After that, a signal appears at the output of the delay element 11 allowing writing to the memory block 2. At the same time

20 адресу последнего элемента первого списка заноситс  содержимое регистров 3 и 4.20, the address of the last element of the first list is entered into the contents of registers 3 and 4.

Известное устройство организует только считывание элементов линейно25 го списка из блока пам ти и вьщачу их на свои выходы. Рассматриваемое устройство также способно работать в этом режиме, если в регистр адреса второго списка записать пустойThe known device organizes only reading of the elements of the linear list from the memory block and transferring them to its outputs. The considered device is also able to work in this mode, if an empty address is written to the second list's address register

3Q указатель, а содержимое регистра указател  выдавать на выходы устройства . При этом список будет полностью прочитан из блока пам ти, причем в блоке пам ти он будет сохранен без изменений.3Q pointer, and the contents of the register register to issue the outputs of the device. At the same time, the list will be completely read from the memory block, and it will be saved in the memory block without changes.

3535

Claims (1)

Формула изобретени Invention Formula Устройство дл  выполнени  операций присоединени  списка, содержащее регистр адреса первого списка, блок пам ти, первый и второй регистры указател , дешифратор, первую и вторую группы элементов И, первую группу элементов ИЛИ, выходы кото- ; рых соединены с входом регистра адреса первого списка, первый информационный выход блока пам ти соединен с входом первого регистра указател , выходы разр дов второго регистра указател  соединены с первыми входами элементов И первой группы , выходы которых соединены с пер- вымк входами элементов ИЛИ первой группы.A device for performing append list operations, containing the address register of the first list, the memory block, the first and second pointer registers, the decoder, the first and second groups of AND elements, the first group of OR elements, the outputs of which are; The first information output of the memory block is connected to the input of the first register of the pointer, the bits of the second register of the pointer are connected to the first inputs of the AND elements of the first group, the outputs of which are connected to the first inputs of the OR elements of the first group. отличающеес different тем, что, с целью расширени  функциональных возможностей путем объединени  списков с сохранением относительного пор дка элементов,in order to extend the functionality by combining lists while maintaining the relative order of elements, в него введены втора  группа элементов ИЛИ, первый и второй элементы задержки, генератор тактовых импульсов и регистр адреса второго списка, выходы разр дов которого соединены с первыми входами элементов И второй группы, первый и второй адресные входы устройства соединены соответственно с вторыми входами элементов ИЛИ первой группы и с входом регистра адреса второго списка, выход первого регистра указател  соединен с первым информационным входом блока пам ти , второй информационный выход которого соединен с первыми входами элементов ИЛИ второй группы, выходы которых соединены с входом второго регистра указател , выходы разр дов которого соединены с входами дешифратора и с вторым информацион06808it contains the second group of OR elements, the first and second delay elements, the clock pulse generator and the second list address register, the bit outputs of which are connected to the first inputs of AND elements of the second group, the first and second address inputs of the device are connected respectively to the second inputs of the OR elements group and with the input register of the address of the second list, the output of the first register of the pointer is connected to the first information input of the memory block, the second information output of which is connected to the first inputs of the element OR of the second group, the outputs of which are connected to the input of the second register of the pointer, the outputs of the bits of which are connected to the inputs of the decoder and the second information 06808 ньЕМ ВХОДОМ блока пам ти, вход считывани  которого и вход первого элемента задержки соединены с выходом генератора тактовых импульсов, 5 выход первого элемента задержки подключен к вторым входам элЁментов И,первой группы, вход запуска устройства соединен с входом запуска генератора тактовых импульсов, входthe INPUT of the memory unit, the read input of which and the input of the first delay element are connected to the output of the clock pulse generator; 10 останова которого соединен с выходом дешифратора, с вторыми входами элементов И второй группы и с входом второго элемента задержки, выход которого соединен с входом за- ,10 stop which is connected to the output of the decoder, with the second inputs of the elements And the second group and the input of the second delay element, the output of which is connected to the input of the -, 15 писи блока пам ти, выходы элементов И второй группы соединены соответственно с вторыми входами элементов ИЛИ второй группы, выход регистра адреса первого списка сое20 динен с адресным входом блока пам - ти.15 records of the memory block, the outputs of the elements AND of the second group are connected respectively to the second inputs of the OR elements of the second group, the output of the register of the address of the first list is connected to the address input of the memory block. Редактор П.КоссейEditor P.Kossey Составитель А.ЖереновCompiled by A. Zherenov Техред Т.Дубинчак Корректор А.ЗимокосовTehred T. Dubinchak Proofreader A.Zimokosov Заказ 8715/51 Тираж 673ПодписноеOrder 8715/51 Circulation 673 Subscription ВНИИПИ Государственного комитета СССРVNIIPI USSR State Committee по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наО,, д. 4/5for inventions and discoveries 113035, Moscow, Zh-35, Raushsk naO, d. 4/5 Филиал 111111 Патент, г. Ужгород, ул. Проектна , 4Branch 111111 Patent, Uzhgorod, st. Project, 4