SU1205276A1

SU1205276A1 - Device for clocking and selecting pulse burst

Info

Publication number: SU1205276A1
Application number: SU843749983A
Authority: SU
Inventors: Анатолий Александрович Гаришин
Original assignee: Предприятие П/Я А-3759
Priority date: 1984-06-07
Filing date: 1984-06-07
Publication date: 1986-01-15

Description

Изобретение относитс к импульсно технике, а именно к формировател м серии импульсов, количество -которых зависит от длительности асинхронного сигнала, выполн ющим временную прив зку асинхронного сигнала к такто™ вой частоте, и может быть использовано дл число-импульсного кодировани информации.The invention relates to a pulse technique, namely, a series of impulses of a series of pulses, the number of which depends on the duration of the asynchronous signal, which temporarily assigns the asynchronous signal to the clock frequency, and can be used for the pulse-pulse coding of information.

Целью изобретени вл етс повышение быстродействи устройства за уменьшени времени задержки формировани выходного сигнала. , На фиг, 1 представлена функцио- нальн 1Я схема устройства тактовой синхронизации и вьщелени пачки им пульсов; на фиг, 2 и 3 - временные диаграммы по сн ющие его работу.The aim of the invention is to increase the speed of the device by reducing the delay in the formation of the output signal. , FIG. 1 is a functional 1H circuit of a device for clock synchronization and allocation of a burst of pulses; FIGS. 2 and 3 show timing charts for his work.

Устройство тактовой синхронизации и вьщелени пачки импульсов содержит три элемента НЕ 1-3, п ть элементов И-НЕ 4-8, три триггера 9-11, элемент ИЛИ 12, два элемента И 13 и 14 входную шину 15, входну(6 шину тактовых импульсов 16 и две выходные шины 16 и 17, при этом С-вход триггера 9 соединен с первым входом элемента И-НЕ 4, второй вход которого подключен к пр мому выходу триггера 9, D-ВХОД которого соединен с входной шиной 15 и через элемент НЕ 1 с пер вым входом элемента И-НЕ 5, второй вход которого подключен к первой выходной шине 17 устройства, втора ,вьр ходна шина 18 которого соединена с выходом элемента И-НЕ бис С-входом триггера 10, выход которого подключен к первому вхрду элемента И-НЕ 6, причем входна шина тактовых им™ пульсов 16.соединена с С-входом триггера 11, с первым входом элемента И-НЕ 7 и через элемент НЕ 2 с первым входом элемента И-НЕ 4, выход ; которого подключен к первому входу элемента И-НЕ 8, выход которого соединен с вторым входом элемента И-НЕ 6, и через элемент НЕ 3 с первой выходной шиной 17, а второй вход элемента И-НЕ 8 подключен к выходу элемента И-НЕ- 7, второй вход которого соединен с первым входом элемента ИЛИ 12-и с пр мым выходом триггера 11J инверсный выход , которого под , ключен к первому входу элемента И 13 выход которого соединен с R-входом. триггера 9, инверсный выход которого подк;л1бчвн к первому входу элемента И 14,, второй вход кот орого соединен (The device for clock synchronization and the allocation of a burst of pulses contains three elements NOT 1-3, five elements AND-NOT 4-8, three flip-flops 9-11, element OR 12, two elements AND 13 and 14, input bus 15, input (6 clock bus pulses 16 and two output buses 16 and 17, while the C-input of the trigger 9 is connected to the first input of the element AND NOT 4, the second input of which is connected to the forward output of the trigger 9, the D-INPUT of which is connected to the input bus 15 and through the element NOT 1 with the first input element AND-NOT 5, the second input of which is connected to the first output bus 17 of the device, second, top bus 18 of which is connected to the output of the element AND-NOT bis With the input of the trigger 10, the output of which is connected to the first vhrda of the element AND-NOT 6, and the input bus of the clock pulse ™ 16. connected to the C-input of the trigger 11, with the first input of the element AND-NOT 7 and through the element NOT 2 with the first input of the element AND-NOT 4, the output; which is connected to the first input of the element AND-NO 8, the output of which is connected to the second input of the element AND-NOT 6, and through the element NO 3 with the first output bus 17, and the second input element AND-HE 8 is connected to the output element AND-NOT-7, the second input of which is connected with the first input of the OR element 12 and with the direct output of the trigger 11J, the inverse output of which is connected to the first input of the element AND 13 whose output is connected to the R input. trigger 9, the inverse output of which is lined up; l1bchvn to the first input element And 14 ,, the second input of the cat is connected (

вторым входом элемента И 13 и с вы-- ходом элемента И-НЕ 5, а выход элемента И-14 подключен к R-входу триггера 11 , D-вход которого со единен сthe second input of the element is AND 13 and with the output of the element AND-NOT 5, and the output of the element I-14 is connected to the R-input of the trigger 11, the D-input of which is connected to

D-ВХОДОМ триггера 9, пр мой выход которого подключен к второму входу элемента ИЛИ 12, выход которого соединен с S-входом триггера 10, D-вход которого подключен к шине сигналаD-INPUT trigger 9, the direct output of which is connected to the second input of the element OR 12, the output of which is connected to the S-input of the trigger 10, the D-input of which is connected to the signal bus

логического нул . logical zero.

Устройство работает следующим образом .The device works as follows.

По шине 16 (фиг, 2ql поступаютOn the bus 16 (FIG, 2ql arrive

- тактовые импульсы. При отсутствии асинхронного импульса на входной шине 15 (фиг, 28) триггеры 9 и 11 (фиг, 2о,) наход тс в нулевом состо нии, а триггер 10 (фиг, 2о) - в единичном состо нии, так как на его S-вход через элемент ИЛИ 12 подаетс сигнал низкого уровн с пр мых выходов триггеров 9 и 11, при этом на выходах элементов НЕ 3 и- clock pulses. In the absence of an asynchronous pulse on the input bus 15 (FIG. 28), the flip-flops 9 and 11 (FIG. 2o) are in the zero state, and the trigger 10 (FIG. 2o) is in the single state, since on its S- the input through the OR 12 element is given a low level signal from the direct outputs of the flip-flops 9 and 11, while at the outputs of the HE 3 elements and

2 Й-НЕ 6 (фиг, 2и,о), первой и второй выходных шинах 17 и 18 устанавливаетс сигнал высокого уровн . Сигнал высокого уровн с выхода элемента НЕ 3 поступает на вход элемента И- НЕ 5, на другой вход которого подаетс сигнал высокого уровн с выхода элемента НЕ 1 (фиг, 2г), Сигнал низкого уровн с выхода элемента И- НЕ 5 (фИг., 2п) подаетс на входы элементов И 13 и 14, на другие входы2 UH 6 (FIG. 2i, o), the first and second output buses 17 and 18 are set to a high level signal. The high level signal from the output of the element NOT 3 is fed to the input of the element AND- NOT 5, to another input of which a high level signal from the output of the element 1 is supplied (FIG. 2d). The low level signal from the output of the element AND NOT 5 (fig. 2p) is fed to the inputs of the elements And 13 and 14, to the other inputs

5 которых подаютс сигналы высокого уровн с инверсных выходов триггеров 11 и 9 соответственно (фиг, 2,г). Сигналы низкого уровн с выходов элементов И 13 и 14 (фиг, 2р,с) по0 ступают на R-входы триггеров 9 и 11 соответственно, устанавливают их в нулевое состо ние. При поступлении входного асинхронного сигнала, момент начала, которого совпадает с5 of which are supplied high level signals from the inverse outputs of the flip-flops 11 and 9, respectively (Fig. 2, d). The low level signals from the outputs of the And 13 and 14 elements (Fig. 2p, s) are fed to the R inputs of the flip-flops 9 and 11, respectively, and set them to the zero state. When an input asynchronous signal arrives, the start time, which coincides with

низким уровнем тактовых импульсов на 16, на выходе первого НЕ 1 (фиг, 2г) устанавливаетс сигнал низкого уровн , а на выходе элемента И-НЕ 5 (фиг, 2п) - сигнал высокогоthe low level of clock pulses is at 16, the low level signal is set at the output of the first HE 1 (FIG. 2d), and the high signal is output at the output of the NAND element 5 (FIG. 2p)

0 уровн , в результате чего на выходах элементов И 13 и 14 (фиг. 2р,с) устанавливаютс сигналы высокого уровн , снима тем самым блокировки с R-входов триггеров 9 и 11. Положи5 тельный фронт тактового импульса, поступающий на С-вход триггера 11, устанавливает его в единичное состо - йие (фиг, 2j), при этом низкий уро00 level, as a result of which, at the outputs of the And 13 and 14 elements (Fig. 2p, c), high level signals are set, thereby removing blockages from the R-inputs of the flip-flops 9 and 11. The positive edge of the clock pulse arriving at the C-input of the trigger 11 sets it to the unit state (fig, 2j), while the low level

33

вень с его инверсного выхода (фиг. 2е) устанавливает на выходе элемента И 13 (фиг. 2с) также низкий уровень, кгото зый удерживает в нулевом состо нии триггер 9, сигнал высокого уровн с инверсного выхода которого не измен ет состо ни - элемента И 14 (фиг. 2р. В результате этого тактовые импульсы, поступа- кщие через элемент НЕ 2 (фиг. 2и) на С-вход триггера 9, не измен ют его состо ни (фиг. 2«,) при наличии на его D-входе высокого уровн входного асинхронного сигнала. На , выходе элемента И-НЕ 7 (фиг. .2к), на входы которого поступают соответственно сигнал высокого уровн с пр мого вькода триггера 11 и тактовые импульсы с шины 16, формируютс импульсы, поступающие на вход элемента И-НЕ 8| на другой вход которого с выхода элемента И-НЕ 4 (фиг. 2л поступает сигнал высокого уровн , так как на один из его входов поступает сигнал низкого уровн с пр мого выхода триггера 9 (фиг. 2). С выхода элемента И-НЕ 8 (фиг. 2м) импульсы через элемент НЕ 3 поступают на выходную шину 17 (фиг. 2н и на вход элемента И-НЕ 5. С выхода элемента И-НЕ 8 импульсы поступают также на вход элемента И-НЕ 6, при этом на его выходе (фиг. 2о) формируетс импульс, поступающий на выходную шину 18 и на С-вход триггера 10, который по заднему фронту этого импульса устанавливаетс в нулевое состо ние (фиг. ), По окончании входного асинхронного сигнала на входной шине 15 на вькоде элемента НЕ 1 формируетс сигнал высокого уровн (фиг. 22), поступающий на вхо элемента И-НЕ 5, на другой вход которого в этот момент поступает сигнал низкого уровн с выхода эле мента НЕ 3, если момент окончани входного асинхронного сигнала совпадает с высоким уровнем тактовых импульсов, при этом состо ние элемента И-НЕ 5 не измен етс . При по влении на выходе элемента НЕ 3 высокого уровн , на выходе элементаThe inverse of its inverse output (Fig. 2e) also sets a low level at the output of AND 13 (Fig. 2c), which holds the trigger 9 in the zero state, the high level signal from the inverse output of which does not change the state - AND element 14 (Fig. 2p. As a result, the clock pulses received through the NOT 2 element (Fig. 2i) at the C input of the trigger 9 do not change its state (Fig. 2, ") if there is a D- on it. the input of the high level of the input asynchronous signal.On, the output of the element IS-NE 7 (Fig. 2k), the inputs of which receive a signal respectively The high level from the direct trigger code 11 and the clock pulses from the bus 16, pulses are generated and input to the input element AND-NOT 8 | another input from the output of the element AND-NOT 4 (Fig. 2L receives a high level signal). one of its inputs receives a low level signal from the direct output of flip-flop 9 (Fig. 2). From the output of the NE-8 element (Fig. 2m), pulses through the HE 3 element arrive at the output bus 17 (Fig. 2n and the input element AND-NOT 5. From the output of the element AND-NO 8, the pulses also arrive at the input of the element AND-NOT 6, with its output (FIG. 2o) a pulse is generated that arrives at the output bus 18 and at the C input of the trigger 10, which is set to the zero state (FIG.) At the falling edge of this pulse. At the end of the input asynchronous signal on the input bus 15, the signal HE is generated at the input 1. high level (Fig. 22), arriving at the input of the element IS-NOT 5, to another input of which at this moment receives a low level signal from the output of the element NO 3, if the moment of the end of the input asynchronous signal coincides with a high level of clock pulses, ale state IS-NOT 5 is unchanged. With the appearance at the output of the element NO 3 a high level, at the output of the element

0527605276

5 по вл етс сигнал низкого уровн (фиг. 2гт), который поступает на входы элементов И 13 и 14, измен состо ние элемента И 14 (фиг. 2р) 5 a low level signal appears (fig. 2gt), which is fed to the inputs of the elements 13 and 14, changing the state of the element 14 and (Fig. 2p)

5 . сигнал низкого уровн с вькода которого устанавливает по R-входу.триггер 11 в нулевое состо ние. В момент установки триггера 11 в нул евое состо ние триггер 10 устанавливаетс five . the low level signal from the code of which sets the R-input trigger 11 to the zero state. At the time of installation of the trigger 11 in the zero state, the trigger 10 is set

0 В единичное состо ние (фиг. 2-н), так как на входах элемента ИЛИ 12 присутствуют сигналы низкого уровн с пр мых выходов триггеров 9 и 11. При поступлении следующего входного0 In the unit state (Fig. 2-n), since the inputs of the element OR 12 contain low-level signals from the direct outputs of the flip-flops 9 and 11. Upon receipt of the next input

15 импульса процесс повтор етс .The 15 pulse process is repeated.

Если момент окончани входного асинхронного сигнала совпадает.с низким уровнем тактовых импульсов, тоIf the end of the input asynchronous signal coincides with a low level of clock pulses, then

20 возврат устройства, в исходное состо ние осуществл етс в этот же момент времени.20, the device returns to its original state at the same time.

При поступлении входного асинхронного сигнала, момент начала которогоUpon receipt of the input asynchronous signal, the beginning of which

5 совпадает с высоким уровнем тактовЫх импульсов на шине 16, устройство работает аналогично описанному. Вре менные диаграммы, по сн ющие работу устройства в этом случае представле- 5 coincides with a high level of clock pulses on the bus 16, the device operates as described. The time diagrams explaining the operation of the device in this case are

0 ны на фиг. 3. Отличие в работе устройства заключаетс в том, что вместо триггера 11 срабатывает триггер 9 по положительному фронту тактового импульса с выхода элемента НЕ 2,-а0 in FIG. 3. The difference in the operation of the device lies in the fact that instead of trigger 11, trigger 9 is triggered on the positive edge of the clock pulse from the output of the element HE 2, -a

J на выходах элементов И-НЕ 4 и 7 формируютс соответственно импульсы и сигнал высокого уровн .J at the outputs of the elements AND-HE 4 and 7, pulses and a high level signal are formed, respectively.

Если момент о кончани входного асинхронного сигнала в этом случаеIf the moment of the end of the input asynchronous signal in this case

0 совпадает с низким уровнем тактовых импульсов на шине 16,. то на выходе элемента 5 формируетс сигнал нулевого уровн только при по влении на выходе элемента НЕ 3 сигнала0 coincides with a low level of clock pulses on the bus 16 ,. then, at the output of element 5, a zero-level signal is generated only when the output of the element is NOT 3 signals

5 высокого уровн , при этом триггеры 9 и 10 установ тс в исходное состо ние. Если же момент окончани входного асинхронного сигнала совпадает с высоким уровнем тактовых имQ пульсов, то возврат устройства в исходное состо ние осуществл етс в этот же момент времени.5 is high, while triggers 9 and 10 are reset. If, however, the end of the input asynchronous signal coincides with a high level of clock pulses, then the device returns to its original state at the same time.

16sixteen

/7/ 7

аbut

А I I IA I I I

еe

33

Т7T7

/Г л/,/ H l /,

°S1 Т° S1 T

2. р2. p

сwith

г-1 f-1 (g-1 f-1 (

fc.2fc.2

г дy d

еe

жWell

п мn m

о пabout p

Claims

УСТРОЙСТВО ТАКТОВОЙ СИНХРОНИЗАЦИИ И ВЫДЕЛЕНИЯ ПАЧКИ ИМПУЛЬСОВ, содержащее элемент НЕ, три элемента И-НЕ и три триггера, при этом С-вход первого триггера соединен с первым входом первого элемента И—НЕ, второй вход которого подключен.к прямому выходу первого триггера, D-вход которого соединен с входной шиной и через элемент НЕ - с первым входом второго элемента И-НЕ, второй вход которого подключен к первой выходной шине устройства, вторая выходная шина которого соединена с выходом третье го элемента И-НЕ и С-входом второго триггера, выход которого подключен к первому входу третьего элемента И-НЕ, отличающееся тем, что, с целью повышения быстродействия устройства, в него дополнительно введены два элемента НЕ, два элемента И-НЕ, элемент ИЛИ и два элемента И, причем входная шина тактовых импульсов соединена с С—входом третьего триггера, q первым входом первого дополнительного элемента И-НЕ и через первый дополнительный элемент НЕ с первым входом первого элемента И-НЕ, выход которого подключен к первому входу второго дополнительного элемента И—НЕ, выход которого сое динен с вторым входом третьего элемента И-НЕ и через второй дополнительный элемент НЕ-с первой выходной шиной, а второй вход второго дополнительного элемента И-НЕ подключен к выходу первого дополнительного элемента И—НЕ, второй вход которого соединен с первым входом элемента ИЛИ и с прямым выходом третьего · триггера, инверсный выход которого подключен к первому входу первого элемента И, выход которого соединен с R-входом первого триггера, инверсный выход которого подключен к первому входу второго элемента И, второй вход которого соединен с вторым входом первого элемента Инс выходом второго элемента И—НЕ, а выход второго элемента И подключен к R-входу третьего триггера, D-вход которого соединен с D-входом первого триггера, прямой выход которого подключен к второму входу элемента ИЛИ, выход которого соединен с S-входом второго триггера, D-вход которого подключен к шине сигнала логического нуля.TACT SYNCHRONIZATION DEVICE AND ISOLATING A BULK OF PULSES, containing an NOT element, three AND-NOT elements and three triggers, while the C-input of the first trigger is connected to the first input of the first AND-NOT element, the second input of which is connected to the direct output of the first trigger, D - the input of which is connected to the input bus and through the element NOT - to the first input of the second AND-NOT element, the second input of which is connected to the first output bus of the device, the second output bus of which is connected to the output of the third AND-NOT element and the C-input of the second trigger the output of which It is connected to the first input of the third AND-NOT element, characterized in that, in order to improve the device’s performance, two NOT elements, two AND-elements, an OR element, and two AND elements are additionally introduced into it, and the input clock bus is connected to With the input of the third trigger, q the first input of the first additional AND-NOT element and through the first additional element NOT with the first input of the first AND-NOT element, the output of which is connected to the first input of the second additional AND-NOT element, the output of which is connected to the second the input of the third AND-NOT element and through the second additional NOT-element with the first output bus, and the second input of the second additional AND-NOT element is connected to the output of the first additional AND-NOT element, the second input of which is connected to the first input of the OR element and with a direct output the third trigger, the inverse output of which is connected to the first input of the first element And, the output of which is connected to the R-input of the first trigger, the inverse output of which is connected to the first input of the second element And, the second input of which is connected to the second input ohm of the first IN element, the output of the second AND element is NOT, and the output of the second AND element is connected to the R input of the third trigger, the D input of which is connected to the D input of the first trigger, the direct output of which is connected to the second input of the OR element, the output of which is connected to The S-input of the second trigger, the D-input of which is connected to the logic zero signal bus.

SUnn 1205276 >SUnn 1205276>