SU1190525A1 - Device for decoding code - Google Patents
Device for decoding code Download PDFInfo
- Publication number
- SU1190525A1 SU1190525A1 SU833667663A SU3667663A SU1190525A1 SU 1190525 A1 SU1190525 A1 SU 1190525A1 SU 833667663 A SU833667663 A SU 833667663A SU 3667663 A SU3667663 A SU 3667663A SU 1190525 A1 SU1190525 A1 SU 1190525A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- block
- adder
- inputs
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
Abstract
1. УСТРОЙСТВО ДЛЯ ДЕКОДИРОВАНИЯ КОДА, содержащее первый и второй сумматоры, вычислитель.четности, блок отказа от декодировани , умножитель , формирователь кодов, корректор , блок обнаружени ошибок к пер- вьй блок сумматоров, вход которого объединен с первым входом вычислител четности, информационным входом корректора н соединен с первым входом устройства, а первый выход соединен с первыми входами блока обнаружени ошибок, формировател кодов и первого сумматора, второй вход вычислител четности соединен с вторым входом устройства, а выход - с первым входом блока отказа от декодировани , первьй выход корректора вл етс первым выходом устройства, выход блока отказа от декодировани вл етс вторым выходом устройства, выход первого сумматора соединен с первым корректирующим входом корректора , второй корректирующий вход которого соединен с выходом второго сумматора, к входу которого подключей выход формировател кодов, выход блока обнаружени ошибок соединен с вторым входом блока отказа от декодировани и вл етс третьим выходом устройства, отличающеес тем, что, с целью повышени быстродействи и достоверности обрабатываемой информации, в него введены второй и третий блоки сумматоров, вычислитель обратных корней, формирователь исключенных кодов и корректор четности, первый вход которого объединен с вторым входом устройства, второй вход объединен с вторым входом блока обнарз ени ошибок и соединен с выходом вычислител четности, третий вход соединен с выходом блока обнаружени ошибок, четвертый вход с выходом блока отказа от декодировани , а выход вл етс четвертым выходом устройства, первый вход второго блока сумматоров объединен с входами первого и третьего блоков сумматоров , второй вход соединен с вторым выходом первого блока сумматоров , а выход - с первым входом умножител и вторым входом формировател кодов, выход третьего блока сумматоров соединен с третьим входом блока обнаружени ошибок и вторым входом умножител , третий вход которого подключен к первому выходу первого блока сумматоров, а выход - к входу вычислител обратных корней, первый выход которого соединен с третьим входом формировател кодов, выход которого соединен с вторым входом первого сумматора, второй выход вычислител обратных корней соединен с третьим входом блока отказа от декодировани , четвертый вход которого подключен к выходу формировател исключенных кодов, первьй вход ко1. A DEVICE FOR DECODING CODE containing first and second adders, calculator of parity, decoding failure block, multiplier, code generator, equalizer, error detection block to the first block of adders, the input of which is combined with the first input of the parity calculator, information input the corrector n is connected to the first input of the device, and the first output is connected to the first inputs of the error detection block, the code generator and the first adder, the second input of the parity calculator is connected to the second input of the device and the output is with the first input of the decoding failure block, the first output of the offset is the first output of the device, the output of the block of failure from decoding is the second output of the device, the output of the first adder is connected to the first correction input of the offset, the second correction input of which is connected to the output of the second an adder, to the input of which is connected the output of the code generator, the output of the error detection block is connected to the second input of the decoding failure block and is the third output of the device, which is different By the fact that, in order to increase the speed and reliability of the processed information, the second and third blocks of adders, the backward root calculator, the excluded code generator and the parity corrector, the first input of which is combined with the second input of the device, are entered into it, the second input is combined with the second input of the detected block error and is connected to the output of the parity calculator, the third input is connected to the output of the error detection block, the fourth input to the output of the decoding failure block, and the output is the fourth output of the device The first input of the second block of adders is combined with the inputs of the first and third blocks of adders, the second input is connected to the second output of the first block of adders, and the output is connected to the first input of the multiplier and the second input of the code generator, the output of the third block of adders and the second input of the multiplier, the third input of which is connected to the first output of the first block of adders, and the output to the input of the backward calculator, the first output of which is connected to the third input of the imager codes, the output of which is connected to the second input of the first adder, the second output of the backward calculator is connected to the third input of the decoding failure block, the fourth input of which is connected to the output of the excluded code generator, the first input to
Description
торого соединен с выходом первого сумматора, второй вход - с выходом второго сумматора, а третий вход - с вторым выходом корректора, управл ющий вход которого соединен с выходом блока обнаружени ошибок, выход умножител подключен к п тому входу блока отказа от декодировани .The second input is connected to the output of the first adder, the second input to the output of the second adder, and the third input to the second output of the equalizer, the control input of which is connected to the output of the error detection unit, the output of the multiplier is connected to the fifth input of the decoding unit.
2,Устройство по п. 1, отличающее с тем, что корректор содержит блок элементов И-ИЛИ-НЕ, сумматор блок инверторов, первьй и второй дешифраторы старших разр дов, первый и второй дешифраторы младших разр дов, управл ющие входы которых объединены2, The device according to claim 1, wherein the equalizer contains an AND-OR-NOT block of elements, an adder block of inverters, first and second high-order decoders, first and second low-order decoders, the control inputs of which are combined
и соединены с управл ющим входом корректора , первьй корректирующий вход которого соединен с информационными входами первых дешифраторов младшего и старшего разр дов, а второй корректирующий вход - с информационными входами вторых дешифраторов младшего и старшего разр дов, выходы дешиф- раторов через блок элементов И-ИЛИ-НЕ соединены с первым входом сумматора, второй вход которого соединен через блок инверторов с информационным входом корректора, а выход - с первым выходом корректора, выходы дешифраторов соединены с вторым выходом корректора.and connected to the control input of the corrector, the first correction input of which is connected to the information inputs of the first decoders of the junior and senior bits, and the second correction input - to the information inputs of the second decoders of the junior and senior bits, the outputs of the decoders through the AND-OR element block - NOT connected to the first input of the adder, the second input of which is connected through the inverter unit to the information input of the corrector, and the output to the first output of the corrector, the outputs of the decoders are connected to the second output of the coder Rector
3.Устройство по пп. 1 и 2, отличающеес тем, что вычислитель обратных корней содержит дешифраторы младшего и старшего разр дов , блок элементов И-ИЛИ-НЕ, блок элементов И-НЕ и дешифратор нул , вход которого соединен с выходом блока элементов И-НЕ и первым выходом вычислител обратных корней, вход которого соединен с входами дешифраторов младшего и старшего разр дов, выходы которых соединены с соответствующими входами блока элементов.. И-ИЛИ-НЕ, выход которого соединен с входом блока элементов И-НЕ, выход дешифратора нул подключен к второму выходу вычислител обратных корней.3. The device according to paragraphs. 1 and 2, characterized in that the reverse root calculator contains low and high order decoders, a block of AND-OR-NOT elements, a block of AND-NOT elements and a decoder zero, whose input is connected to the output of the block of AND-NOT elements and the first output of the calculator reverse roots, the input of which is connected to the inputs of the low-order and high-level decoders, the outputs of which are connected to the corresponding inputs of the element block .. AND-OR-NOT, the output of which is connected to the input of the AND-NOT element block, the output of the zero decoder is connected to the second output of the calculator Backward roots.
4.Устройство по пп. 1-3, отличающеес тем, что формирователь исключенных кодов содержит первый , второй, третий и четвертый элементы И и первьй и второй элементы ИЛИ, входы первого и второго элементов И соединены соответственно4. Device on PP. 1-3, characterized in that the driver of the excluded codes contains the first, second, third and fourth elements AND and the first and second elements OR, the inputs of the first and second elements AND are connected respectively
с первьм и вторым входами формировател исключенных кодов, а выходы с первыми входами соответственно первого и второго элементов ИЛИ, вторые входы которых, а также первые и вторые входы третьего и четвертого элементов И подключены к третьему входу формировател исключенных кодов, выходы третьего и четвертого элементов И соединены с третьими входами соответственно первого и второго элементов ИЛИ, выходы которых соединены с выходом формировател исключенных кодов.with the first and second inputs of the driver of the excluded codes, and outputs with the first inputs of the first and second elements OR, respectively, the second inputs of which, as well as the first and second inputs of the third and fourth elements AND, are connected to the third input of the driver of the excluded codes, the outputs of the third and fourth elements AND connected to the third inputs, respectively, of the first and second elements OR, the outputs of which are connected to the output of the driver excluded codes.
5.Устройство по пп. 1-4, о т л ичающеес тем, что корректор четности содержит первьй и второй элементы И и сумматор, первьй вход которого соединен с первым входом корректора четности, второй вход которого соединен с первым входом певого элемента И, третий и четвертьй входы корректора четности соединены5. Device on PP. 1-4, which is based on the fact that the parity corrector contains the first and second AND elements and the adder, the first input of which is connected to the first input of the parity corrector, the second input of which is connected to the first input of the first element And the third and fourth parity corrector are connected
с соответствующими входами второго элемента И, выход которого подключен к второму входу первого элемента И, выходы элементов И и второй и третий входы корректора четности соединены с соответствующими вторыми входами сумматора.with the corresponding inputs of the second element And, the output of which is connected to the second input of the first element And, the outputs of the elements And and the second and third inputs of the parity corrector are connected to the corresponding second inputs of the adder.
Изобретение относитс к вычислительной технике и может быть использовано в системах обработки, хранени и передачи информации, в частности в быстродействующих запоминающих устройствах с параллельной записью и считыванием.The invention relates to computing and can be used in systems for processing, storing and transmitting information, in particular in high-speed memory devices with parallel writing and reading.
Целью изобретени вл етс повышение быстродействи путем ускоренной вьщачи кодового слова при отсутствии ошибок и достоверности обрабатываемой информации за счет использовани , при отборе от декодирование} , фактов отсутстви решени квадратного уравнени и наличи исключенных локаторов,The aim of the invention is to improve the speed by accelerating the code word in the absence of errors and the reliability of the processed information by using, when selecting from decoding}, the facts of not solving the quadratic equation and the presence of excluded locators
На фиг. 1 при ведена блок-схема устройства дл декодировани кода; на фиг. 2 - блок-схема корректора; на фиг. 3 - блок-схема вычислител обратньгх корней.FIG. 1 is a block diagram of a device for decoding a code; in fig. 2 is a block diagram of a corrector; in fig. 3 is a block diagram of the evaluator of reverse roots.
Устройство дл декодировани кода содержит первый блок 1 сумматоров, второй блок 2 сумматоров, третий бло 3 сумматоров, вычислитель 4 четности корректор 5 четности, умножитель 6, блок 7 обнаружени ошибок, вычислитель 8 обратных корней, блок 9 отказа от декодировани , первый сумматор 10, корректор 11, формирователь 12 кодов, второй сумматор 13, формирователь 14 исключенных кодов, первый вход 15, второй вход 16, первьй выход 17, второй выход 18, третий выход 19, четвертый выход 20. Корректор 11 содержит первый дешифратор 21 старшихразр дов, первый дешифратор 22 младших разр дов второй дешифратор 23 младших разр дов, второй дешифратор 24 старших разр дов , блок 25 элементов И-ИЛИ-НЕ, сумматор 26 и инвертор 27. Вычислитель 8 обратных корней содержит дешифратор 28 старших разр дов, дешифратор 29 младших разр дов, блок 30 элементов И-ИЛИ-НЕ, блок 31 эле .ментов И-НЕ и дешифратор 32 нул . Формирователь „14 исключенных кодов содержит первый, второй, третий и четвертый элементы И 33-36 И и первый и второй элементы ИЛИ 37 и 38. Корректор 5 четности содержит первый и второй элементы И 39 и 40 и сумматор 41. Блок 7 обнаружени ошибок содержит элементы ИЛИ 42-45, а блок 9 отказа от декодировани - элементы ИЛИ 46-48, элементы И 49 и 50 и сумматор 51. Одной св зи фиг. 1-3 соответствует несколько электрических св зей. Например, от входа 15, выхода 17 и выходов блока 25 отход т шины шириной t7 -1 разр дов. От первого выхода блока 1 и от выходов бло ка 3 и умножител 6, сумматора 10, сумматора 13 отход т 2т-разр дные шины (т-разр дов - пр мые значени сигналов иmразр дов - инверсные значени ) . От первого выхода вьгчислител 8 отходи г (т-1)-разр дна шина. От выхода формировател 12 отходит 42-разр дна шина.The device for decoding the code contains the first block 1 adders, the second block 2 adders, the third block 3 adders, the calculator 4 parity corrector 5 parity 5, the multiplier 6, the error detection block 7, the calculator 8 reverse roots, the decoding failure block 9, the first adder 10, corrector 11, shaper 12 codes, second adder 13, shaper 14 excluded codes, first input 15, second input 16, first output 17, second output 18, third output 19, fourth output 20. Corrector 11 contains the first decoder 21 older bits, first decoder 22 low bits of the second decoder 23 low bits, the second decoder 24 high bits, block 25 elements AND-OR-NOT, adder 26 and inverter 27. The calculator 8 reverse roots contains the decoder 28 high bits, the decoder 29 low bits, a block of 30 elements AND-OR-NOT, a block 31 of ele- ments of AND-NOT and a decoder 32 zero. Shaper “14 excluded codes contains the first, second, third and fourth elements AND 33-36 AND and the first and second elements OR 37 and 38. The parity corrector 5 contains the first and second elements And 39 and 40 and the adder 41. The error detection unit 7 contains the OR elements 42-45, and the decoding reject block 9 are the OR elements 46-48, the AND elements 49 and 50, and the adder 51. One connection of FIG. 1-3, there are several electrical connections. For example, from the input 15, the output 17, and the outputs of the block 25, tires depart t7 -1 wide. From the first output of block 1 and from the outputs of block 3 and multiplier 6, adder 10, adder 13, waste t 2t-bit tires (t-bits - direct values of signals of bits and inverse values). From the first output of the number 8, move the g (t-1) to the bottom of the tire. From the exit of the driver 12 leaves 42-bit bottom tire.
Устройство работает следующим образом .The device works as follows.
Работа устройства описана дл случа , когда количество информационных разр дов , а длина декодируемого кода п t79, т.е. 15 разр дов вл ютс проверочньми. Информаци поступает в устройство и передаетс между блоками в параллельной форме. Декодируемое 7-9-разр дное слово а (ао, а|,..., arg), которое, возможно , содержит ошибки, поступает на Входы 15 и 16 устройства. При этом разр д проверки на четность а поступает на вход 16, откуда проходит в вычислитель 4 и корректор 5, а остальные разр ды а,, ..., а/ поступают на вход 15, откуда проход т в блоки 1-3, вычислитель 4 и корректор 11.The operation of the device is described for the case when the number of information bits and the length of the code being decoded is n t79, i.e. 15 bits are checkable. The information enters the device and is transmitted between the blocks in parallel form. A decoded 7-9-bit word a (ao, a |, ..., arg), which, possibly, contains errors, goes to Inputs 15 and 16 of the device. In this case, the evenness check bit a is fed to the input 16, from where it passes to the calculator 4 and the equalizer 5, and the remaining bits a ..., a, and to the input 15, from where they pass to blocks 1-3, the calculator 4 and corrector 11.
При работе устройства каждому разр ду декодируемого слова а ставитс в соответствие локатор разр да, вл ющийс элементом конечного пол Галуа GF(2 ). Это поле содержит 128 элементов. Элемент N пол GF(2) представл етс либо набором из семи двоичных разр довWhen the device operates, each bit of the decoded word a is associated with a discharge locator, which is an element of the final Galois field GF (2). This field contains 128 items. The N element of the GF (2) field is represented by either a set of seven binary bits.
N (N,, ..., N, N.),N (N ,, ..., N, N.),
(1)(one)
либо многочленом N(«) ..or by the polynomial N (") ..
,,
где N;e {0,1,where N; e {0,1,
. te - примитивный элемент пол GF(2 ), вл ющийс корнем многочлена х + х + 1. Знак + здесь и далее обозначает сложение по модулю два (дл векторов - поразр дное сложение по модулю два). Дл коррекции ошибок в устройстве вычисл ютс локаторы искаженных разр дов: локатор первой ошибки i , локатор второй ошибки i.. te is the primitive element of the field GF (2), which is the root of the polynomial x + x + 1. The + sign hereinafter denotes addition modulo two (for vectors, bitwise addition modulo two). For error correction, the device calculates distorted bit locators: first error locator i, second error locator i.
Локаторы ошибок формируютс следующим образом. По декодируемому слову а блок 1 вычисл ет сумму локаторов ошибок S xii+ig, блок 3 вычисл ет сумму обратных локаторов $2Error locators are configured as follows. For the decoded word a, block 1 calculates the sum of the error locators S xii + ig, block 3 calculates the sum of inverse locators $ 2
S --+--, вычислитель 4 вычисл 1 ., 12S - + -, calculator 4 calculating 1., 12
ет проверку на четность Р. Если S, и , то ошибок в слове а нет. Если S 82 О и , то имеетс ошибка в разр де а . Если 5,, Sj/ 0,-g- SgCT.e. 8,) и , тоThere is a parity check for P. If S, and, then there are no errors in the word a. If S 82 O and, then there is an error in the discharge of a. If 5 ,, Sj / 0, -g- SgCT.e. 8,) and then
имеетс одна ошибка в разр де с лркатором i| S, . Если S, 4f О, , S и , TO имеетс ошибка в раз р де с локатором и,кроме тог ошибка в разр де а . Наконец, если S, О, , и , то пре полагаетс , что имеютс две ошибки в разр дах , ..., а с локаторам i I, i. Во всех остальных случа х (в частности, если 5,, Sg О, или S, 0, , или 8,0, , 5,82/1, ) необходимо отказатьс рт декодировани , так как количеств ошибок равно или больше трех. В случае, когда , , S,8jf1, и , локаторы ошибок i, вычисл ютс путем решени (в умножителе 6, вычислителе 8, сумматоре 10, формирователе 12 и сумматоре 13 системы уравнений над полем GF(2 ) + 12 S, Ч -2 Дл решени системы (2) вначале вычисл етс корень квадратного урав нени к . 1- О, SjSg. м умножитель-6 формирует При этом , умножа в поле GF(2 ) S величину на 8. Вычислитель 8 по величине обратной свободному члену о нахо 3 дит корень X квадратного уравнени ( 3) или определ ет, что уравнение (3) не имеет решений. В последнем случае устройство отказываетс от декодировани . Формирователь 12 и сумматор 13, умножа корень х на 8,формирует ло тор первой ошибки i, х8,. Параллельно, использ.у промежуточные результаты, формирователь 12 и сумматор 13 формируют локатор вто рой ошибки Г Корректор 11 осуществл ет коррек цию искаженных разр дов, использу значени локаторов i j и i. Если ошибка имеетс в разр де а она корректируетс в корректоре 5. Блок 7 обнаруживает ошибки, срав нива с нулем величины 8; и 82. Бло 9, использу информацию из корректора 5, блока 7, вычислител 8 и формироват л 14 формирует сигнал отказа от декодировани при наличии трехкратных ошибок и фазированных пакетов ошибок длины 4. Декодирование слова а вьтолн етс в устройстве с учетом того, что кодовое (безошибочное) слово а (а, а,, ..., ) сформировано с помощью матрицы К, состо щей из трех К,, Kg, Кр подматриц, приведенных в табл. 1. В слове а разр ды а, а,..-, .; 40 э,е , а,2 4в проверочные , остальные разр ды - а,, ..., Ч 3( ЭЗ , a-jg - информационные. Каждому ;пр о в ер ОЧНОМУ разр ду соответствует в матрице К столбец с одной единицейi строка, содержаща эту единицу , указывает (своими единицами), какие информационные разр ды участвуют в формировании данного проверочного разр да. Например, , + + ,. .+a-fg i ,,+ a, + .. .+ . . .+ . + а„ + Матрице К при декодировании соответствует проверочна матрица Н, состо ща из трех подматриц Н, Н, Нр и приведенна в табл. 2. (В табл. 2 показано также, что с входа 16 разр д d/l поступает на i-й разр д входа блока 1, ,...,78). Каждый столбец матрицы Н. вл етс локатором соответствующего разр да декодируемого слова а . Локатор разр да представл ет собой семиразр дньй двоичньш набор - элемент пол GF(2). Каждый столбец матрицы Hg вл етс элементом пол GF(2), обратным соответствующему локатору, т.е. если столбец матрицы Н| есть элемент 1 пол GF(2 ), то соответствующий, столбец матрицы Н есть элемент тпол GF(2). Матрица Нп вл етс строкой из 79 единиц и обеспечивает проверку на четность декодируемого слова. Блок 1 вычисл ет ,(8f6 ,...,8i, ,8,е,) (4) , путем умножени слова (О, а . .., ) на транспонированную матрицу Кц , реализу при этом (S,j ,...,84 ,) (0, а/,..., )Hj, где Т - знак транспонировани матрицы. Умножение вектора на матрицу реализуетс с помощью сумматоров по модулю два которые при необходимости им ют пр мые и инверсные.выходы. Напри мер, д;воичные разр ды S ,g , 8, форми руютс так: S,... , S,y. . . .+a j+ajy+.. ,+afg , т.е. при формировании i-го разр да произведе ни вычисл етс сумма по модулю два тех разр ;.ов слова а , номера которых соответствуют единичным элементам i-й строки матрицы. В св зи с тем, что количество вх дов сумматора по модулю два не прев шает 8 или 9, то при реализации умн жени вектора на матрицу обычно вна чале получают промежуточные суммы А: из 8-9 слагаемых, из которых зат формируют разр ды произведени . Так дл получени S|6 и 8,5 можно вначале сформировать промежуточные суммы А| 48 « S5 2 96 АЗ 4ч+ ... ; А.4 ...+arg, А а;2+...+а;9, 6 а затем разр ды произведени 8f6 А, H-Aj+A +A ; ,-bAg+A4. Блок 3 с помощью сумматоров по модулю два с пр мыми и инверсными выходами, вход щих в его состав, вычисл ет сумму обратных локаторов 8,, вл ющуюс элементом пол GF(2 17 путем умножени слова (о,а{,..., на транспонированную матрицу 2. Блок 4 с помощью сумматоров по модулю два с пр мыми и инверсными выходами.вход щих в его состав, вычисл ет проверку на четность Р, реа лизует при этом соотношение P(ao,a|,...,a/g) +а, + .. .а I. Блок 2 с целью подготовки умножени в умножителе 6 вычисл ет в фо мирователе 12 и сумматоре 13 шесть попарных сумм двоичных компонентов величины 8 j Uj 8,j +8,(j4,); j 1,..., 5, ,6 + При этом величины U2,..., U, ко торые используютс в умножителе 6, вычисл ютс непосредственно по деко дируемому слову одновременно с величиной 84. Это позвол ет начать умножение в умножителе 6 сразу же после вычислени 8, Szt что сокращает врем декодировани . Вычисление и ,..., Ug вьшолн етс в блоке 2 с помощью сумматоров по модулю два путем.умножени слова (о,а ,..,, ) на транспонированную матрицу N4 , приведенную в табл. 3. При этом реализуетс соотношение , (Ug, ..., U„ф(o,a...,a;в)(5). Дл реализации вьфажени (5) в блоке 2 могут быть использованы промежуточные результаты суммировани А;,-полученные в блоке 1 при реализации выражени (4). Например, Uj А,Aj+A +Aj+Ag. Указанные промежуточные результаты Aj поступают в блок 2 с второго выхода блока 1. С этого же выхода в блок 2 поступают двоичные компоненты величины S, необходимые дл формировани тех сумм Uj; которые используютс только в формирователе 12. В рассматриваемом случае - это 8( , по которым вычисл етс U, 8,, +8|2 Умножитель 6, использу величины U U выполн ет в поле GF(2 ) умножение S на Sj, получа величину (gg,.. el ё.о При этом с помощью логических элементов И-НЕ, НЕ и сумматоров по модулю два с пр мьв4И и инверсными выходами, вход щих в состав умножител 6, реализуютс соотношени . .,+Sg Ug+8;, 8„ +8 - 8 и-1- Э ч 4-Q Q лГСС- 2. го и .Цб -5„ S,, + + &22 12 Sj, 8( , и., +82, и, -f и + - ..- .з- . -If spv sTVFWi s T y ( г 13 g . + S J, S, rt S TSf Jl TUa- sITUs -s ,u-,-s, 8( S7gS(( +8gy 8,g , +8, 8,4 + , Величина g обратна свободному члену квадратного уравнени (3). Это уравнение либо имеет два решени х и у, либо не имеет решений. При этом решени х и у, вл ющиес элементами пол GF(2), имеют вид х(х,,..., Xj, X,, 1), y(Xg Х, Х,,0), т.е. решени отличаютс одно от другого только в компоненте N. (1). Вычислитель 8 определ ют, имеет ли perшение уравнение (3), и решает это уравнение. Если решение есть, то на jBTopoM выходе вычислител 8 форфируетс дискриминант , а на первом вы ходе вьщаютс двоичные компоненты ре шени х,..., Xg. Если решени нет, то на втором выходе формируетс значение ,, а на первый выход вьодаютс нули., В случа х, когда (т.е.в случае однократной ошибки) и когда (т.е при отсутствии ошибок или при наличии многократных ошибок), уравнение (3) не имеет решений и на первьй выход выдаютс нули. В формирователе 12 и сумматоре 13 вычисл етс локатор первой ошибки if путем умножени корн х на Sj. При этом формирователь 12 с помощью элементов И-НЕ, вход щих в его состав, вычисл ет 21-частичное произведение вида h,- x,-Sjj , ,2,..., 7-m, ,2,...,6, и 21-частичное произведение вида ij ,..., 5,6; .,. .. ,6. Сумматор 13 с помощью сумматоров по модулю два с пр мыми и инверсными выходами, вход щих в его состав, вычисл ет двоичные компоненты лока- тора первой ошибки i.(i -16 М . 1 Ю t I , 1 ,) , При этом реализу1отс вьфажени i|6 1бб . +h42 +ll,,+h,,4+h,5 +S,6 i ii5 1б5 +l56 , +h,4 +S,f / i И 1б4 +h,, +S и ; Ьз 1бЗ +l45 +Ь, +h,2 +81, ,iiz -l62+lf3 144+135-+1гб +h;,, +S,2 j 1бг -H +1-13 +IM +1 +1/9 +s,, ; i/o &i+ 52+ti43 3t 2 +( Если или , TO на вход форм ровател 12 из вычислител 8 поступа ют нули и на выходе сумматора 13 фор мируетс локатор i Sj. Сумматор 10 с помощью сумматоров по модулю два с пр мыми и инверсными выходами, вход щих в его состав, вычисл ет локатор второй ошибки ,,. .,iyi ,1) , при этом реализуютс вьфажени ,+Ь42+Ь, 2- I6f+l5-e+h4f +h92+h25+h,. 44 Ч U +iM-l s- l e+hj.+h,, , i- 1.,+1«-ьЬа+1ч -+1ос+Ь„ ; i2r 1б1+152-11Й1 4+12 +1-.6 i-7n ht. +h«+h4a+li44+h,+h Блок 7 обнаруживает ошибки, сравнива с нулем величины S , S и Р. При этом с помощью логических элементов И, ИЛИ и НЕ, вход щих в состав блока 7, реализуютс соотношени , вычисл ющие двоичные сигналы F , Рг F « о F.S.,V...VS,.,VSj Го, если Sj 0 l, если S 0, j 1,2 (7) F Го, если Nj,g 0 1, если ,(8) где N,o количество ошибок в разр -. о I/ дах а. ,..«, , V - знак логической операции ИЛИ 0,если в слове а ошибок нет 1,если в слове а ошибка есть.(9) Сигнал Wt, с выхода блока 7 поступает на выход 19 дл использовани в системе, включающей предлагаемьй де- , кодер. Сигнал F с выхода блока 7 поступает на входы корректора 5 и блока 9, а также на управл ющий вход 15 корректора 11. Сигналы F. ,F поступают на блок 9. Корректор 11 дешифрирует локаторы i,,12.и корректирует разр ды а ,..., а . Локатор ii , поступающий на второй корректирующий вход корректора 11, разбиваетс на две части. Млад- ™® РИ разр да (i,.,,, ,i /д) поступают на информационный вход дешифратора 23, а старшие четыре разр да (ij i (5 гз ) из. информацион-« ньй вход дешифратора 24. Аналогично старшие разр ды локатора (i g, iy,,) поступают с второго корректирующего входа корректора 11 в дешифратор 21, а младшие разр ды ( ,12, ,izo), в дешифратор 22. Сигнал F с управл ющего входа корректора 11 поступает на управл ющие входы дешифраторов 22 и 23.there is one error in the category with i | S,. If S, 4f O, S and, TO there is an error in the range of the locator and, in addition to the error in the discharge of a. Finally, if S, O,, and, then it is assumed that there are two errors in the bits, ..., and with locators i I, i. In all other cases (in particular, if 5 ,, Sg О, or S, 0,, or 8.0,, 5.82 / 1,), decoding decoding must be refused, since the number of errors is equal to or greater than three. In the case when,, S, 8jf1, and, error locators i, are calculated by solving (in multiplier 6, calculator 8, adder 10, driver 12 and adder 13 the system of equations over the field GF (2) + 12 S, H - 2 To solve system (2), the square root equation k is calculated first. 1- О, SjSg. M multiplier-6. In this case, multiplying the value of 8 in the GF (2) S field. The calculator 8 is the reciprocal of the free member finds 3 the root X of the quadratic equation (3) or determines that equation (3) has no solutions. In the latter case, the device refuses to decode. The rectifier 12 and the adder 13 multiply the root x by 8 and form the first error loop i, x8. In parallel, use intermediate results, the former 12 and the adder 13 form the second error locator G The corrector 11 corrects the distorted bits using the values of locators ij and i. If an error occurs in bit a, it is corrected in corrector 5. Block 7 detects errors comparing to zero value 8; and 82. Blo 9, using information from corrector 5, block 7, calculator 8 and form l 14, generates a decoding failure signal in the presence of triple errors and phased error packets of length 4. Decoding the word is executed in the device, taking into account that the code The (unmistakable) word a (a, a ,, ...,) is formed with the help of a matrix K consisting of three K ,, Kg, Cr submatrices given in Table. 1. In word a, bits a, a, ..-,.; 40 e, e, a, 2 4c test, the remaining bits - a ,, ..., H 3 (EZ, a-jg - informational. To each; the pro of the eV an OTHER level corresponds in the matrix To the column with one unit i the line containing this unit indicates (with its own units) which information bits are involved in the formation of the given check digit. For example,, + +,.. + a-fg i ,, + a, +. +..... +. + a „+ Matrix K, when decoded, corresponds to a test matrix H, consisting of three submatrices H, H, Hp and is given in Table 2. (Table 2 also shows that from the input 16 bits d / l on i-th p the input of block 1,, ..., 78). Each column of the matrix N. is the locator of the corresponding digit of the word being decoded A. The locator of the discharge is a seven-bit binary set - the element of the field GF (2). Each column of the matrix Hg is the element of the field GF (2), the inverse of the corresponding locator, i.e. if the column of the matrix H | is the element 1 of the field GF (2), then the corresponding column of the matrix H is the element of floor GF (2). The matrix Hn is a string of 79 units and provides the parity of the decoded word. Block 1 calculates, (8f6, ..., 8i,, 8, е,) (4), by multiplying the word (O, a ...,) by the transposed matrix Kc, realizing (S, j,. .., 84,) (0, a /, ...,) Hj, where T is the sign of the transposition of the matrix. The multiplication of the vector by the matrix is realized with the help of modulo-two adders, which, if necessary, have direct and inverse outputs. For example, d; military bits S, g, 8 are formed as follows: S, ..., S, y. . . . + a j + ajy + .., + afg, i.e. when forming the i-th bit of the product, the modulo-two sum of those bits is calculated; these are the words a, whose numbers correspond to the unit elements of the i-th row of the matrix. Due to the fact that the number of inputs of the modulo-two input does not exceed 8 or 9, the implementation of the vector multiplication per matrix usually gives intermediate sums A at first: from 8–9 terms, from which the clocks form . So, to get S | 6 and 8.5, you can first form the sub-sums A | 48 "S5 2 96 AZ 4h + ...; A.4 ... + arg, A a; 2 + ... + a; 9, 6 and then the bits of the product 8f6 A, H-Aj + A + A; , -bAg + A4. Block 3 using modulo-two adders with direct and inverse outputs included in its composition calculates the sum of inverse locators 8, which is an element of the GF field (2 17 by multiplying the word (o, a {, ..., on the transposed matrix 2. Block 4 with the help of modulo-two adders with direct and inverse outputs. Included in its composition, calculates a parity check P, realizes the ratio P (ao, a |, ..., a / g) + a, + ... a I. Block 2, in order to prepare multiplication in multiplier 6, calculates six pairwise sums of binary components in multiplayer 12 and adder 13 The values of 8 j Uj 8, j +8, (j4,); j 1, ..., 5,, 6 + In this case, the quantities U2, ..., U, which are used in the multiplier 6, are calculated directly from the deco simultaneously with the value 84. This allows multiplication to start in multiplier 6 immediately after calculating 8, Szt which shortens the decoding time. Computation and, ..., Ug is performed in block 2 using modulo-two adders by multiplying the word (o, a, .. ,,) on the transposed matrix N4, given in Table. 3. At the same time, the relation, (Ug, ..., U "φ (o, a ..., a; c) (5) is realized. Intermediate results of summation A can be used to implement hyphenation (5) in block 2; , -produced in block 1 in the implementation of expression (4). For example, Uj A, Aj + A + Aj + Ag. These intermediate results Aj are received in block 2 from the second output of block 1. From the same output in block 2, binary components arrive. the values of S needed to form those sums Uj; which are used only in the driver 12. In the case under consideration, this is 8 (by which U, 8 ,, +8 | 2 are multiplied by Multiplier 6, and in the GF (2) field, the value of UU is multiplied by S by Sj, yielding the value (gg, .. el Еоo. With the help of AND-NOT and NOT logic modulators with direct and inverse outputs, included in the composition of the multiplier 6, the relations are implemented., + Sg Ug + 8; 8 „+8 - 8 and -1 - E 4-QQ LGS- 2. go and .CB -5„ S ,, + + & 22 12 Sj, 8 (, and., +82, and, -f and + - ..- .z-. -If spv sTVFWi s T y (g 13 g. + SJ, S, rt S TSf Jl TUa- sITUs -s, u -, - s, 8 (S7gS ((+ 8gy 8, g, +8, 8.4 +, g is the inverse of the free term of the quadratic equation (3) This equation either has two solutions and y, or has no solutions. At the same time, the solutions and y, which are elements of the field GF (2), have the form x (x ,, ..., Xj, X ,, 1) , y (Xg X, X ,, 0), i.e. the solutions are different from each other only in the component N. (1). The calculator 8 determines whether the equation (3) is perturbed and solves this equation. If the solution is, then on the jBTopoM output of the calculator 8 the discriminant is fortified, and on the first stage the binary components of the solutions, ..., Xg If there is no solution, then at the second output, a value is generated, and zeroes are output to the first output. In cases where (i.e. in the case of a one-time error) and when (i.e., in the absence of errors or in the presence of multiple errors ), equation (3) has no solutions and zeroes are output to the first output. In shaper 12 and adder 13, the locator of the first error ошибки is calculated by multiplying the root by Sj. In this case, the driver 12, using the AND-NOT elements included in its composition, calculates a 21-part product of the form h, - x, -Sjj, 2, ..., 7-m,, 2, ..., 6, and a 21-part product of the form ij, ..., 5,6; .,. .., 6. The adder 13 with the help of modulo-two adders with the direct and inverse outputs included in its composition calculates the binary components of the locator of the first error i. (I -16 M. 1 S t I, 1,), With this realization vfazheny i | 6 1bb. + h42 + ll ,, + h ,, 4 + h, 5 + S, 6 i ii5 1b5 + l56, + h, 4 + S, f / i And 1b4 + h ,, + S and; LZ 1bZ + l45 + b, + h, 2 +81,, iiz -l62 + lf3 144 + 135- + 1gb + h; ,, + S, 2 j 1bg -H + 1-13 + IM +1 + 1 / 9 + s ,,; i / o & i + 52 + ti43 3t 2 + (If or, TO arrives at input of form 12 from calculator 8, zeros arrive and locator i Sj is formed at output of adder 13. Adder 10 with modulo two adders and inverse outputs included in its composition, calculates the second error locator ,, ,,., iyi, 1), while implementing the simulations, + b42 + b, 2-i6f + l5-e + h4f + h92 + h25 + h , 44 H U + iM-l s-l e + hj. + H ,,, i-1., + 1--Ьba + 1 h - + 1 ос + Ь; i2r 1b1 + 152-11Y1 4 + 12 + 1-.6 i-7n ht. + h "+ h4a + li44 + h, + h Block 7 detects errors, comparing the values of S, S and P with zero. In doing so, using the logical elements AND, OR, and NOT included in block 7, the relations are calculated, Binary binary signals F, Pr F F о o FS, V ... VS,., VSj о, if Sj 0 l, if S 0, j 1,2 (7) F, if Nj, g 0 1, if, (8) where N, o number of errors in the bit -. about i / dah a. , .. ", V is the sign of a logical operation OR 0 if there is no error in word a 1, if there is an error in word a. (9) Signal Wt, from the output of block 7 enters output 19 for use in the system including the de, coder. The signal F from the output of block 7 is fed to the inputs of the equalizer 5 and block 9, as well as to the control input 15 of the equalizer 11. The signals F., F are fed to block 9. The corrector 11 decrypts locators i ,, 12. and corrects bits a, ..., but . The locator ii, which is fed to the second correction input of the equalizer 11, is divided into two parts. The Mlad-™®RI of the discharge (i,. ,,,, i / d) is fed to the information input of the decoder 23, and the older four bits (ij i (5 Gz) from the information- "input of the decoder 24. Similarly, the older the locator bits (ig, iy ,,) come from the second corrective input of the offset 11 to the decoder 21, and the lower bits (, 12, izo) to the decoder 22. The signal F from the control input of the offset 11 goes to the control inputs decoders 22 and 23.
Если то деимфраторы 22 и 23 открыты , В этом случае дешифратор 23 формирует разр дное двоичное слово Ь(Ьд,Ь,..., Ь) с одной единицей в разр де, соответствующем коду на информационном входе дешифратора. Аналогично дешифратор 22 формирует 8-разр дное слово с одной единицей f(fo,f,,,.., Дешифраторы 21 и 24 Формируют 16-разр дные слова с одной единицей соответственно U (UQ,U,,...,U,5 ) и m(m,m,.. . ,m ,у) Слова b,f,u,m с выходов дешифраторов 21-24 поступают в блок 25 и, кроме того, проход т на второй выход корректора 11, откуда поступают в формирователь 14.If then deymfrators 22 and 23 are open, In this case, decoder 23 forms the binary word word L (b, b, ..., b) with one unit in the bit corresponding to the code on the information input of the decoder. Similarly, the decoder 22 forms an 8-bit word with one unit of f (fo, f ,,, .., decoders 21 and 24 Form 16-bit words with one unit of U (UQ, U ,, ..., U, respectively 5) and m (m, m, ..., M, y) The words b, f, u, m from the outputs of the decoders 21-24 enter the block 25 and, moreover, pass to the second output of the corrector 11, from where in the shaper 14.
Блок 25 формирует инверснре корректирующее слово Е(Е, ,... ,Еу ) . . Двоичный сигнал , если на первый корректирующий вход или на второй корректирующий вход корректора 11, поступил локатор j-ro разр да. В противном случае .сигнал Ej 1. Block 25 forms inverse correction word Е (Е,, ..., Ey). . The binary signal, if the first correction input or the second correction input of the corrector 11, received a j-ro digit locator. Otherwise, the signal Ej 1.
Таким обраэом, в блоке 25 вьтолн етс втора ступень дешифрации и объединение (по ИЛИ) соответствующих сигналов. В сумматоре 26 корректируютс и исправл ютс разр ды а.,.,, ..., путем реализации соотношений aj а, Е:; ,2,...,78.Thus, in block 25, the second decryption stage and the combination (OR) of the corresponding signals is completed. In the adder 26, the bits a.,. ,, ..., are corrected and corrected by implementing the ratios aj a, E :; , 2, ..., 78.
J J J/ fJ J J / f
Если ошибок в разр дах а ,,If there are errors in bits,
еe
нет, то сигнал и дешифраторы 22 и 23 закрыты. В этом случае, независимо от значений сигналов на соответствующих входах, на выходах дешифраторов 22 и 23 формируютс нулевые слова, и корректирующее слово Е состоит из единиц Е(1,...,1). Разр ды а| ,..., aj.g проход т на выход 17 без изменени .No, the signal and the decoders 22 and 23 are closed. In this case, regardless of the signal values at the corresponding inputs, zero words are formed at the outputs of the decoder 22 and 23, and the correction word E consists of units E (1, ..., 1). Bits a | , ..., aj.g is passed to exit 17 without change.
Если локатор г или i вл етс иключением (элемент пол GF(2 ) не используемый в качестве локатора) и .. есть ошибки в разр дах aj,...,, то необходимо отказатьс от декодировани . Это выполн ет формирователь 14. Он анализирует, вл ютс ли ij, 1„ исключенными, и формирует сигналы Z ,2 в соответствии с выражениемIf the locator r or i is an inclusion (the field element GF (2) is not used as a locator) and .. there are errors in the bits aj, ..., then it is necessary to refuse decoding. This is performed by shaper 14. It analyzes whether ij, 1 "are excluded, and generates signals Z, 2 in accordance with the expression
го,go
если локатор ij не исключенныйif locator ij is not excluded
П-. если локатор ij исключенный.P-. if locator ij is excluded.
Формирователь 14 реализует соотношени Shaper 14 implements the relationship
Z, 1,5 L,VUgVU,2 VU,, bg,- (10)Z, 1,5 L, VUgVU, 2 VU ,, bg, - (10)
Zj i..,Vm,fg, (11)Zj i .., Vm, fg, (11)
Сигналы Z , Z поступают в блок 9, который с помощью сумматоров по модулю два и логических злементов И, ИЛИ, НЕ, вход щих в его состав, формирует двоичные сигналы BuWThe signals Z, Z are received in block 9, which with the help of modulators two and logical elements AND, OR, NOT, which are included in its composition, generates binary signals BuW
...v,vi; ... v, vi;
(о, если g 1, 1, если g ;« 1;(12)(Oh, if g is 1, 1 if g; "1; (12)
W(F,+F)VFB()VFZ W (F, + F) VFB () VFZ
0,если на выходе 17 исправленное слово0 if the output is 17 corrected word
1,при отказе от декодировани (131, if decoding is refused (13
FB 1 в случае, когда хот бы одно S. О и . Отказ от декодировани при и S, 5 о; обеспечен членом . Если S 0; , g 1 1, то отказ от декодировани вырабатываетс в любой из трех ситуа-- ций: , уравнение (3) не имеет решений , , локатор iy - исключенный ,, количество ошибок нечетно. Кроме того, отказ от декодировани вырабатываетс независимо от значени g, если , S и Z| 1 (т.е. локатор ij - исключенный).FB 1 in the case when at least one S. O and. Refusal to decode when and S, 5 o; provided by a member. If S 0; , g 1 1, then decoding failure is generated in any of the three situations:, equation (3) has no solutions,, locator iy is excluded, the number of errors is odd. In addition, decoding failure is generated regardless of the value of g, if, S and Z | 1 (i.e. locator ij - excluded).
Корректор 5 корректирует разр д а , реализ у при этом соотношениеCorrector 5 adjusts the bit, realizes the ratio
Е PFVPBF, а а . +Е а, +F+F+BF+BPF. (14) E PFVPBF, well a. + E a, + F + F + BF + BPF. (14)
Функционирование вьиислител 8 заключаетс в том, что старшие разр ды (g6,g,) величины g поступают на вход дешифратора 28, а младшие разр ды (gi,gi,go) «а вход дешифратора 29. На выходах этих дешифраторов формируютс соответственно 16 - разр дное слово c(c,c,,..., с ij) с одной единицей и 8-разр дное слово Р(Рд,Р(,...,Р) с одной единицей. Слова сир поступают на блок 30, где формируютс 15-разр дноеThe function of the switch 8 is that the higher bits (g6, g,) of g are fed to the input of the decoder 28, and the lower bits (gi, gi, go) "and the input of the decoder 29. At the outputs of these decoders, 16 - bit word c (c, c ,, ..., c ij) with one unit and 8-bit word P (Rd, P (, ..., P) with one unit. The words sire go to block 30, where a 15-bit is formed
двоичное слово t(tj ) иbinary word t (tj) and
12-разр дное двоичное слово g(gi g,2 ) Если уравнение (3) не имеет решений (), то все разр ды слов t и q равныединице. Если равнение (3) имеет решение (), то один разр д в каждом из слов t,q может быть равен нулю. Разр д tj равен нулю, если старшие разр ды (х,Ху,х,Хз) решени образуют число j. Таких случаев ровно четыре, поскольку все 63 решени уравнени (3) различны. Дл формировани разр да t- в б ке 30 реализуетс логическа функци И-ИЛИ-НЕ вида ..Pj7V jeVC5,Pje а дл формировани разр да q г - фу ци вида ,VC,,,,P,VC,3P, Слова t и q из блока 30 поступа в блок 31, где с помощью элементов И-НЕ выполн етс окончательное объ динение сигналов, и формируют разXg . При этом реализу .р ды X, ютс выражени ( q q q q gyqio figf 7 ) Xj t, tjtjt tg t, t tjj. ; 6 7 X t,t,t 4 u с L L , L , - 14 - /5 -9 (0 - fl -I (Э И t (у 6 t, В дешифраторе 32 реализуетс выражение D XjVx2V,..VXg. функции, выполн емые умножителем 6, аналогичны функци м, выполн емым формирователем 12 и сумматором 13. В блоке 7 формируют в соответствии с выражением (7) величины F/ s,eVS,V..,VS,oH F2 Sj6VS 5V..,VSyp . В элементе ИЛИ 44 формируетс величина VF2 , На выходе 19 сформирован сигнал , В случае, если К , устройство работает аналогично. При этом локаторы разр дов вл ютс элементами пол GF(2 ), система (2) и уравнение (3) решаютс над полем GF(2), все операции декодировани выполн ютс в поле GF(), где ,nt, n K+2m+1. Другими словами, поле GF(2) замен - етс полем GF(), Например, если К 128, то , и все операции при работе устройства вьшолн ютс в поле GF(2).12-bit binary word g (gi g, 2) If equation (3) has no solutions (), then all the bits of the words t and q are equal to one. If equation (3) has a solution (), then one bit in each of the words t, q can be equal to zero. The bit tj is equal to zero, if the highest bits (x, Hu, x, Xs) of the solution form the number j. There are exactly four such cases, since all 63 solutions of equation (3) are different. In order to create a bit t-in b 30, a logical AND-OR-NOT type of function is implemented ..Pj7V jeVC5, Pje and to form a discharge q g - type futsi, VC ,,,, P, VC, 3P, Words t and q from block 30 enters block 31, where the final combining of signals is performed with the help of AND-NES elements, and times Xg are formed. In this case, realizations of the X range are the expressions (q q q q gyqio figf 7) Xj t, tjtjt tg t, t tjj. ; 6 7 X t, t, t 4 u with LL, L, - 14 - / 5 -9 (0 - fl -I (E AND t (y 6 t, In the decoder 32, the expression D XjVx2V, .. VXg. Functions , performed by the multiplier 6, are similar to the functions performed by the driver 12 and the adder 13. In block 7, the values of F / s, eVS, V .., VS, oH F2 Sj6VS 5V .., VSyp are formed in accordance with expression (7) In the OR element 44, the value of VF2 is formed, a signal is generated at the output 19. In the case of K, the device operates in the same way, and the discharge locators are elements of the GF field (2), system (2) and equation (3) are solved by the GF (2) field, all decoding operations are performed in the field GF (), where, nt, n K + 2m + 1. In other words, the field GF (2) is replaced by the field GF (), for example, if K 128, then all operations during operation of the device are performed in field GF (2).
фиг.Зfig.Z
fpui. ifpui i
Claims (5)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833667663A SU1190525A1 (en) | 1983-11-21 | 1983-11-21 | Device for decoding code |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833667663A SU1190525A1 (en) | 1983-11-21 | 1983-11-21 | Device for decoding code |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1190525A1 true SU1190525A1 (en) | 1985-11-07 |
Family
ID=21091011
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU833667663A SU1190525A1 (en) | 1983-11-21 | 1983-11-21 | Device for decoding code |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1190525A1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8867336B2 (en) | 2005-09-28 | 2014-10-21 | Qualcomm Incorporated | System for early detection of decoding errors |
-
1983
- 1983-11-21 SU SU833667663A patent/SU1190525A1/en active
Non-Patent Citations (1)
Title |
---|
Патент DE № 2817864, кл. Н 03 К 13/34, 1980. Патент US № 4030067, кл. G 06 F 11/12, 17.06.77. * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8867336B2 (en) | 2005-09-28 | 2014-10-21 | Qualcomm Incorporated | System for early detection of decoding errors |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4486882A (en) | System for transmitting binary data via a plurality of channels by means of a convolutional code | |
Meggitt | Error correcting codes and their implementation for data transmission systems | |
US5046037A (en) | Multiplier-adder in the Galois fields, and its use in a digital signal processing processor | |
US5812438A (en) | Arithmetic logic unit and method for numerical computations in galois fields | |
US4473887A (en) | Processing circuit for operating on elements of a Galois field | |
US5539755A (en) | Method and apparatus for decoding an error protected block of extended data | |
US5748652A (en) | Apparatus for detecting and correcting cyclic redundancy check errors | |
US20190132006A1 (en) | Determination and use of byte error position signals | |
US3983536A (en) | Data signal handling arrangements | |
US3771126A (en) | Error correction for self-synchronized scramblers | |
SU1190525A1 (en) | Device for decoding code | |
EP0471085B1 (en) | Error-correcting encoding and decoding method and system using a product code and a superimposed code | |
Levy | Self-synchronizing codes derived from binary cyclic codes | |
US4644543A (en) | Forward error correction hardware for a data adaptor | |
US5787099A (en) | System and method for encoding and decoding data using numerical computations in galois fields | |
US4453249A (en) | System for binary data transmission | |
JPH0345020A (en) | Cyclic code processing circuit | |
US10623026B2 (en) | Error correction | |
US5771184A (en) | System and method for solving quadratic equation in galois fields | |
Mattson et al. | An upper bound on covering radius | |
JPH02301226A (en) | Composite error correction bch decoding circuit | |
SU1229969A1 (en) | Sequential code-to-parallel code correcting code | |
SU1358098A1 (en) | Block code codec | |
SU1383509A1 (en) | Error correction device | |
Zeh et al. | Improved erasure list decoding locally repairable codes using alphabet-dependent list recovery |