елate
со со Изобретение относитс к импульсной технике и может быть использовано и цифровых и аналоговых устройствах дл формировани синхропоследовательностей . Известно устройство дл формировани импульсов, содержащее два инвертора, два усилител -формировател и накопительный конденсатор lj Недостатком данното устройства вл етс значительна потребл ема мощность. Наиболее близким по технической сущности к предлагаемому вл етс формирователь импульсов на МДП-транзисторах , содержащий инвертор с токостабилизирующей нагрузкой и дополнительным транзистором, включенным последовательно с нагрузочным транзистором инвертор, усилитель-формирователь , инвертирующий и неин- . вертирующий входы которого подключен к входу и выходу инвертора, зар дный транзистор, затвор и сток .которого подключены к источнику питани и два накопительных конденсатора, одинвключенньй между выходом уси1И1теЛ51формировател и средней точкой допол нительного и нагрузочного транзисторов , второй - между истоком зар дного транзистора и входом инвертора Недостатком известного фррмировател импульсов вл ютс сравнительно низкие функциональнь;г возможности.. Дл управлени схемами динамической логики, цифровыми регистрами сдвига на МДП-транзисторах необходимы посл довательности двух противофазных им пульсов, не перекрываючихс между с бой по уровню логической 1. Извес ный же каскад такой последовательно ти не обеспечивает. Дл получени двух противофазных последовательностей импульсов можно включить два та ких формировател последовательно. Однако импульсы, вырабатываемые таким формирователем, будут об зательно иметь перекрытие между собой по уровню логической 1. Это приводит к повьаиенному потреблению мощности и неустойчивой работе схем динамической логики, управл емой этими им пульсами . Цель изобретени - расширение функциональных возможностей формировател импульсов за счет формировани двух неперекрывающихс по уров992 ню логических 1 противофазных синхропоследовате .чьностей. Указанип цель Д(стигаегс тем, что в формирователь импульсов, содержащий два усилительных каскада, каждый из которых включает инвертор с токостабилнзирукнцеГ нагрузкой и дополнительным транзистором, включенным последовательно с нагрузочным транзистором инвертора, ycилитeJ ь-фopмироватепь и накопительный конденсатор, включенныр между входом усилител -формировател и средней точкой дополнич-ельного и нагрузочного транзисторов инвертора, введены дополнительный инвертор с токостабилизирующей на рузкой и управл ющий транзистор, включенный пapaJTлeльнo управл ющему транзистору инвертора второго усилительного каскада , затвор управл ющего транзистора соединен с входом дополнительного инвертора и И 1вертируюпц1м входом усилител -формировател второго каскада , выход дополнительного инвертора соединен с входом инвертора первого усилительИого каскада, выход двухтактного усилител -формировател первого каскада соединен с входом инвертора второго каскада, вход дополнительного инвертора вл етс входом устройства. На фиг. 1 представлена схема формировател импульсов на МДП-транзисторах; на фиг. 2 - временные диаграммы его работы. Формирователь импульсов состоит из двух усилительных каскадов, каждый из которых содержит инвертор на транзисторе 1 с токостабилизирующей нагрузкой, выполненной на транзисторах 2 и 3, емкость А,дополнительный транзистор 5, усилитель-формирователь на транзисторах 6 и 7 и накопительную емкость 8. Во втором каскаде параллельно транзистору 1 инвертора включен управл ющий транзистор 9. Дополнительный инвертор на транзисторе 10 с токостабилизирующей нагрузкой выполнен на транзисторах 11 и 12 и емкости 13. Выход первого каскада соединен с входом второго. Затвортранзистора 10, вл ющийс входом формировател , соединен с затвором дополнительного управл ющего транзистора 9 и затвором инвертирующего транзистора 6 усилител -формировател второго каскада. Формирователь импульсов работает следующим образом. Приведен формирователь, построенный на р-канальных транзисторах. Пр положим, что на входе формировател (на затворах транзисторов 10 и 9 и транзистора 6 второго усилительного каскада) отрицательное напр жение, т.е. уровень логической 1. Тогда транзистор 6 второго каскада и транзистор 9 открыты, транзистор 7 второго каскада закрыт, так как н выходе инвертора второго каскада напр жение ниже порогового. На втором вы ходе формировател , слеловательно, нулевое напр жение - Р этом конденсатор 4 второго каскада зар жаетс до напр жени -V,. , где V. - напр жение питани , VQ пороговое напр жение; V - выходное напр жение инвертора, а конден; сатор 8 - до напр жени V Уо -VQ.-V, где V - падение напр жени на транз1исторе 2. Обычно параметры транзисторов выбираютс таким образом, что V, и V можно пренебречь. На выходе дополни - тельного инвертора низкое напр жени Поэтому транзисторы 1 и 6 первого усилительного каскада закрыты. Пред в-арительно емкости 4 и 8 первого ка када бьши зар жены, как и соответст вующие им емкости второго каскада. Поэтому на выходе инвертора первого каскада, т.е. на затворе транзистор 7 отрицательное напр жение, равное (если принебречь паразитными емкост ми , напр жением V и V и считать , что емкость 8 значительно бол ше суммарной емкости затвора транзистора 7 и узловой емкости в .точках а и б) - . Следовательно , на первом выходе формировател напр жение , „. Если на входе формировател напр жение ниже порогового, то транзисторы 9 и 6 второго каскада закры ты, транзисторы 1 и 6 первого каскада открыты, т.е. потенциалы во всех узлах первого и второго каскадов станов тс такими же, как ив предьщзщем случае (при наличии на выходе отрицательного напр жени вы ше порогового) соответствующие им потенциалы другого каскада. Напр жение на втopoм выxoдe Vg первом Ущ,, 0. Если на входе формировател сигнал измен етс из состо ни логического О в состо ние логической 1 (возрастает отрицательное напр же- „ ние дл р-канальных схем), то на выходе первого усилительного каскада напр жение также измен етс из состо ни логического О в состо ние логической 1, но с задержкой tK а на выходе второго усилительного : каскада напр жение измен етс из состо ни логической 1 в состо ние логического О, с задержкой t| (фиг. 2). Задержка выходного импульса первого каскада относительно входного складываетс из времени срабатывани дополнительного инвертора , инвертора и двухтактного усилител первого каскада. Врем задержки выходного импульса второго каскада относительно входного импульса равно времени срабатывани инвертора второго усилительного каскада. Врем задержки выходного импульса второго каскада относительно входного меньше времени задержки выходного импульса первого каскада, следовательно, выходные импульсы формировател в этом случае не имеют перекрыти по уровню логической 1. Если на входе формировател сигнал измен етс из состо ни логической 1 в состо ние логического О, то на выходе первого усштительного каскада напр жение мен етс из состо ни логической 1 в состо ние логического О, а на выходе второго каскада из логического О в логическую 1. Причем второй каскад срабатывает с задержкой относительного первого, равной времени срабатьшани инвертора и двухтактного усилител второго каскада. Естественно, что и в этом случае нет перекрыти между выходными импульсами по уровню логической 1. Таким образом, предлагаемьй фор- мирователь импульсов формируют две последовательности противофазньк не перекрытых импульсов. Это приводит к расширению его функциональных возможностей , повьппает надежность и по нижает потребл емую мощность схем двухфазной динамической логики. Использование формировател импульсов повышает надежность работы узлов, построенньж на основе динамическойThe invention relates to a pulse technique and can be used both digital and analog devices for generating sync sequences. A device for generating pulses is known, which contains two inverters, two amplifier-formers and a storage capacitor lj. The disadvantage of this device is significant power consumption. The closest in technical essence to the present invention is a pulse shaper on MIS transistors, which contains an inverter with a current-stabilizing load and an additional transistor connected in series with the load transistor, an inverter, a shaper amplifier, inverting and non-inverting. the rotating inputs of which are connected to the input and output of the inverter, the charging transistor, the gate and the drain. Which are connected to the power source and two storage capacitors, one connected between the output of the transformer and the middle point of the additional and load transistors, the second between the source of the charging transistor and the input point Inverter The disadvantage of the known pulse generator are relatively low functionality; d capabilities. To control dynamic logic circuits, digital shift registers MIS transistors are required sequence two antiphase pulses, not a battle between perekryvayuchihs by level logic 1. izves ny cascade such as ti does not provide consistently. To obtain two antiphase pulse sequences, it is possible to turn on two such formers in series. However, the pulses generated by such a driver will necessarily have an overlap between the levels of logic 1. This leads to a steady power consumption and unstable operation of the dynamic logic circuits controlled by these pulses. The purpose of the invention is to expand the functionality of the pulse former by forming two non-overlapping, at the level of 992 logical 1 antiphase sync sequences. Indicate the purpose of D (compounded by the fact that a pulse shaper containing two amplifying stages, each of which includes an inverter with a tokostable radiation load and an additional transistor connected in series with the inverter load transistor, is equipped with a load cell and a storage capacitor connected between the input capacitor and the storage capacitor between the input transistor and the storage transistor. and the midpoint of the optional and load transistors of the inverter, an additional inverter with a current-stabilizing switch and a control transistor are introduced, on The control unit is controlled by the inverter of the second amplifying cascade, the gate of the control transistor is connected to the input of an additional inverter and AND 1 is turned on the amplifier of the second stage, the output of the additional inverter is connected to the input of the inverter of the first amplifier, and the two-piece drawers, a single wc-bar, a single wc-bar, a single wc-currant wardrobe, and a single utility room wc, a single drawing wardrobe, and the output of the additional inverter connected to the inverter's input. the inverter of the second stage, the input of the additional inverter is the input of the device. FIG. 1 shows a circuit of a pulse driver on MIS transistors; in fig. 2 - time diagrams of his work. The pulse shaper consists of two amplifying stages, each of which contains an inverter on transistor 1 with a current-stabilizing load made on transistors 2 and 3, capacitance A, an additional transistor 5, amplifier shaper on transistors 6 and 7 and storage capacitor 8. In the second stage parallel to the transistor 1 of the inverter, a control transistor 9 is turned on. An additional inverter on a transistor 10 with a current-stabilizing load is made on transistors 11 and 12 and a capacitor 13. The output of the first stage is connected to the input the second. The gate-transistor 10, which is the input of the driver, is connected to the gate of the additional control transistor 9 and the gate of the inverting transistor 6 of the amplifier-driver of the second stage. The pulse shaper operates as follows. A shaper based on p-channel transistors is shown. Pr we assume that at the input of the driver (at the gates of the transistors 10 and 9 and the transistor 6 of the second amplifier stage) a negative voltage, i.e. logic level 1. Then the transistor 6 of the second stage and the transistor 9 are open, the transistor 7 of the second stage is closed, because the output voltage of the second stage of the inverter of the second stage is lower than the threshold. At the second stage of the driver, it is, therefore, a zero voltage — In this case, the capacitor 4 of the second stage is charged before the voltage -V ,. where V. is the supply voltage, VQ is the threshold voltage; V is the output voltage of the inverter, and conden; The capacitor 8 is up to the voltage V Wo -VQ.-V, where V is the voltage drop across the transistor 2. Usually, the parameters of the transistors are chosen in such a way that V and V can be neglected. The output of the additional inverter is low voltage. Therefore, the transistors 1 and 6 of the first amplifier stage are closed. Prior to, capacitances 4 and 8 of the first stage were charged, as were the corresponding capacities of the second stage. Therefore, at the output of the inverter of the first stage, i.e. At the gate, the transistor 7 is negative (equal if we negate parasitic capacitances, the voltages V and V, and assume that the capacitance 8 is much higher than the total capacitance of the transistor 7 and the nodal capacitance in points a and b). Consequently, at the first output of the former, “. If the input voltage of the driver is below the threshold, then the transistors 9 and 6 of the second stage are closed, the transistors 1 and 6 of the first stage are open, i.e. the potentials in all the nodes of the first and second stages become the same as in the previous case (if there is a negative voltage above the threshold) the corresponding potentials of the other stage. Voltage at the second output Vg of the first Aus ,, 0. If the signal changes from the state of logical O to logical 1 at the shaper input (negative voltage increases for p-channel circuits), then at the output of the first amplifier stage the voltage also changes from a state of logical O to a state of logical 1, but with a delay of tK and the output of the second amplifying: cascade voltage changes from a state of logical 1 to a state of logical O, with a delay of t | (Fig. 2). The delay of the output impulse of the first stage relative to the input one consists of the response time of the additional inverter, inverter and push-pull amplifier of the first stage. The delay time of the output pulse of the second stage relative to the input pulse is equal to the response time of the inverter of the second amplifier stage. The delay time of the output pulse of the second stage relative to the input is less than the delay time of the output pulse of the first stage, therefore, the output pulses of the driver in this case do not have an overlap in logic level 1. If the input signal of the driver changes from logical 1 to logical O, then at the output of the first stage of the cascade, the voltage changes from the state of logical 1 to the state of logical O, and at the output of the second stage of the logical O to logical 1. Moreover, the second stage of It is delayed relative to the first, equal to the time of operation of the inverter and the push-pull amplifier of the second stage. Naturally, even in this case there is no overlap between the output pulses at the logic level 1. Thus, the proposed pulse former generates two sequences of anti-phase non-overlapped pulses. This leads to the expansion of its functionality, increases reliability and reduces the power consumption of two-phase dynamic logic circuits. The use of a pulse former increases the reliability of the operation of the nodes built on the basis of dynamic
логики, уменьшает чувствительность таких схем к разбросу напр жени питани за счет отсутстви протекани сквозных токов, снижает потребл емую мощносто. Технико-экономические показатели заключаютс в повышенной помехоустойчивости аппарату ры с использованием динамических схем за счет формировани двух синAfjr .a Фазных синхропоследовательностей с гарантированным неперекрытием по уровню логической 1.logic, reduces the sensitivity of such circuits to the variation of the supply voltage due to the absence of the flow of through currents, reduces the power consumption. Technical and economic indicators consist in the increased noise immunity of the apparatus using dynamic circuits due to the formation of two synfr .a Phase sync sequences with guaranteed non-overlap in the level of logical 1.
4four
Фиг.11