SU1170455A1

SU1170455A1 - Микропрограммный модуль

Info

Publication number: SU1170455A1
Application number: SU833700191A
Authority: SU
Inventors: Леонид Федорович Викентьев; Александр Алексеевич Рачинский; Александр Иванович Дерябин; Юрий Александрович Аляев
Original assignee: Пермское Высшее Военное Командно-Инженерное Краснознаменное Училище
Priority date: 1983-12-26
Filing date: 1983-12-26
Publication date: 1985-07-30

Abstract

МИКРОПРОГРАММНЫЙ МОДУЛЬ, содерзкаций два элемента ИЛИ, триггер« два элемента И и первый элемент НБ, причем входы запуска модул соедиН1ены с входами первого элемента ИЛИ, выход которого соединен с входом установки в 1 триггера, входы сброса модул соединены с входами второго элемента ИЛИ, единичш вы ход триггера вл етс выходом потенциальной команды модул , вход логи ческого услови модул соединен с первым входом первого элемента И и с входом первого элемента НЕ, выход которого соединен с первьм входом второго элемента И, выходы первого и второго элементов И вл ютс соответственно первьы и вторым выходами импульсных команд модул , отличающийс тем, что, с целью расширени функциональных возможностей за счет реализации режима разделени во времени формировани импульсных и потенциальных команд, он дополнительно содержит третий элемент ИЛИ, третий и четвертый элементы И, второй элемент НЕ и два формировател импульсов, причем выход второго элемента ИЛИ соединен с входом первого формировател импульсов , выход которого соединен с входом установки в О триггера, нулевой выход которого соединен с первьм входом четвертого элемента И, (П второй вход которого соединен с с выходом второго элемента НЕ, быход которого соединен с первым входом третьего элемента И и вл етс входом признака режима модул , единичный выход триггера соединен с вторым входом третьего элемента И, выход которого соединен с первьм входом третьего элемента ИШ, вто рой вход которого соединен с шкодом о четвертого элемента ИЛИ, выход тре4i тьего элемента ИПИ соединеи с вхосл сд дом второго формировател импульеов, выход которого соедш1ен с вторьвш входами первого и второго элементов И.

Description

I

Изобретение относитс к автоматке , телемеханике и вычислительной технике и предназначено дл реализации микропрограммных автоматов ин терпретационным методом.

Целью изобретени вл етс расширение функциональных возможностей за счет реализации в модуле режима разделени во времени формировани импульсных и потенциальньк команд.

На фиг. 1 приведена функциональна схема микропрограммного модул на фиг. 2 - пример технической реализации формирователей импульсов; на фиг. 3-6 - временные диaгpaм ш работы модул .

Микропрограммный модуль содержит вход 1 логического услови , входы 2 запуска, входаг 3 сброса, вход 4 признака режима, первый 5 и второй 6 элементы ИЛИ, первый 7 формирователь импульсов, триггер 8, первьй элемент НЕ 9, первый 10 и второй 11 элементы И, третий элемент ИЛИ 12, второй 13 формирователь импульсов , второй элемент НЕ 14, третий 15 и четвертый 16 элементы И, выход

17потенциальной команды и выходы

18и 19 импульсньрс команд, I Устройство работает следующим образом.

Запускающий импульс, поступа на один из входов 2, через элемент ИЖ 5 проходит на S-вход RS-триггера 8 и переводит его в состо ние 1. При этом на выход 17 модул выдаетс управл ющий сигнал до тех пор, пока на один из входов 3 не поступит сигнал сброса, которьй формируетс либо операционным устройством , либо может вл тьс управл ющим сигналом с другим модулем. Сигнал сброса через элемент ИЛИ 6 поступает на формирователь 7 и преобразуетс в короткий импульс, достаточный по времени дл переключени RS-триггера 8. №и1пульс с выхода формировател 7 поступает на R-вход RS-триггера 8 и переводит его в состо ние О, .при этом с выхода 17 модул снимаетс управл ющий сигнал А. Переключение режимов осуществл етс путем подачи на вход 4 модул пос о нного сигнала логической 1 (логического О) При подаче на вход 4 модул логической 1 к формирователю 13 подключаетс пр мой выход RS-триггера

704552

8, а при подаче логического О его инвертирующий выход.

В случае необходимости реализации участка граф-схемы алгоритма, 5 представл ющего собой последовательное соединение операторов А и один из входов 2 (i+D-ro модул подключаетс к выходу 18 i-ro модул , на вход 1 i-ro модул подаетс сигнал логической 1. При этом, если необходимо выдавать управл ющие сигналы А; и А с перекрытием , то на вход 4 модул подаетt м

с сигнал логической

а если

управл ющие сигналы А и А, несовместимы , то на вход 4 модул подаетс сигнал логического О.

В случае, если реализуетс участок граф-схемы алгоритма (ГСА), в котором после операторной верщины Ai следует условна X,-, то на вход 1 модул подаетс сигнал ЛУ Х и импульс запуска (i+1)-го модул с формировател 13 поступает в зависимости от значени провер емого ЛУ Х на выходе 18 или 19.

Диаграмма 1 (фиг. 3) соответствует работе модул при реализации последовательности микрокоманд, кода очередна микрокоманда должна выдаватьс только после окончани выдачи предыдущей команды (X 1 Н О).

Диаграмма 2 (фиг. 4) соответствует работе модул при реализации последовательности микрокоманд, кода эти микрокоманды должны выдаватьс либо одновременно, либо с перекрытием по времени (Х 1, Н О).

Диаграмма 3 (фиг. 5) соответствует работе модул , когда провер етс значение логического услови одновременно с выдачей микрокоманды (X . Р,-, Н 1).

Диаграмма 4 (фиг. 6) соответствует работе модул , когда провер етс значение логического услови после окончани вьщачи микрокоманды (X , Н О) .

Формат микрокоманд - унитарный, т.е. кажда микрокоманда содержит только одну микрооперацию.

Таким образом, предлагаемьй модуль по сравнению с модулем-прототипом имеет более широкие функциональные возможности, заключающиес в обеспечении возможности выдачи 3 последовательностей потенциальных и импульсных команд с произвольным 11704554 их перекрытием и последователькостью следовани .

./

фиг.

Диограннаг 9fu9.3

1Л

II §|«I

Claims

МИКРОПРОГРАММНЫЙ МОДУЛЬ, содержащий два элемента ИЛИ, триггер, два элемента И и первый элемент НЕ, причем входы запуска модуля соединены с входами первого элемента ИЛИ, выход которого соединен с входом установки в 1 триггера, входы сброса модуля соединены с входами второго элемента ИЛИ, единичный выход триггера является выходом потенциальной команды модуля, вход логического условия модуля соединен с первым входом первого элемента И и с входом первого элемента НЕ, выход которого соединен с первым входом второго элемента И, выходы первого й второго элементов И являются соответственно первьы и вторым выходами импульсных команд модуля, отличающийся тем, что, с целью расширения функциональных возможностей за счет реализации режима разделения во времени формирования импульсных и потенциальных команд, он дополнительно содержит третий элемент ИЛИ, третий и четвертый элементы И, второй элемент НЕ и два формирователя импульсов, причем выход второго элемента ИЛИ соединен с входом первого формирователя импульсов, выход которого соединен с входом установки в О триггера, нулевой выход которого соединен с первьы входом четвертого элемента И, второй вход которого соединен с выходом второго элемента НЕ, выход которого соединен с первым входом третьего элемента И и является входом признака режима модуля, единичный выход триггера соединен с вторым входом третьего элемента И, выход которого соединен с первьм входом третьего элемента ИЛИ, второй вход которого соединен с выходом четвертого элемента ИЛИ, выход третьего элемента ИЛИ соединен с входом второго формирователя импульсов, выход которого соединен с вторыми входами первого и второго элементов И.