SU1168960A1 - Многопроцессорна вычислительна система - Google Patents

Abstract

1. МНОГОПРОЦЕССОРНАЯ ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА, содержаща  группу центральных процессоров, группу блоков оперативной пам ти и группу периферийных процессоров, соединенных соответственно с группой периферийных устройств, причем каждый центральный процессор группы содержит коммутаторы ввода-вывода и коммутаторы пам ти, первые вход и выход каждого коммутатора пам ти соединены с первыми выходом и входом коммутатора ввода-вывода соответственно, перва  группа входов и выходов каждого коммутатора ввода вывода соединена с группой выходов и входов периферийных процессоров группы, втора  группа входов и выходов i-ro коммутатора ввода-вывода соединена с второй группой выходов и входов К-го коммутатора ввода-вывода (i K, i, ,.. .., М), f-e вход и выход каждого коммутатора пам ти (f 2,..., M+l; М - число блоков оперативной пам ти) соединены с

Description

ными и информационным входами пам ти результата, с первым входом коммутатора и с п тым входом блока обработки команд и адресов, первый выход которого соединен с адресным и информационным входом пам ти за вок, а второй выход - с третьим входом блока распределени  команд и данных , четвертый вход которого и второй вход коммутатора соединены с третьим входом скал рного процессора, выход блока распределени  команд и данных подключен к входу блока обработки данных и третьему входу коммутатора, четвертый и п тый входы которого соединены соответственно с выходом пам ти векторных данных и первым входом скал рного процессора, первый , второй и третий выходы коммутатора подключены соответственно к первому и третьему выходам скал рного процессора и к вторым адресному и информационному входам пам ти результата, выход которого объединен с выходом пам ти за вок и подключен к второму выходу скал рного процессора , третий выход блока обработки команд и адресов соединен с вторым входом блока управлени  пам т ми, причем блок управлени  пам т ми содержит два счетчика записи, два счетчика считывани , два элемента И и узел формировани  режимов, причем первый вход блока управлени  пам т ми соединен с управл ющими входами первого и второго счетчиков записи, информационные выходы которых соответственно подключены к первому и третьему выходам блока управлени  пам т ми, выходы переполнени  первого и второго счетчиков записи и первого и второго счетчиков считывани  подключены соответственно к первому, второму, третьему и четвертому входам узла формировани  режимов, первый и второй выходы которого объединены и подключены к п тому выходу блока управлени  пам ти, второй вход которого соединен с первыми входами первого и второго элементов И, вторые входы которых подключены соответственно к первому и второму выходам узла формировани  режимов, выходы первого и второго элементов И подключены соответственно к счетным входам первого и второго счетчиков считывани , информационные выходы которых соответственно подключены к второму и четвертому выходам блока управлени  пам т ми, первый и второй выходы узла формировани  режимов подключены соответственно к счетным входам первого и второго счетчиков записи, блок обработки команд и адресов содержит коммутатор направлений, регистр команд, счетчик адреса команды, счетчик номера команды, дешифратор кода операций, регистр адреса микрокоманды, узел пам ти микрокоманд, регистр микрокоманды , дешифратор управлени , узел программных регистров, буферный регистр.

регистр результата, счетчик номера операнда , накапливающий сумматор, причем первый и второй входы блока обработки команд и адресов соединены с первым и вторым информационным входами коммутатора направлений, управл юший вход которого соединен с третьим входом блока обработки команд и адресов, а выход - с информационным входом регистра команд, первые адресный и информационный входы узла программных регистров, информационный вход счетчика номера команды, вход сброса регистра команды объединены и подключены к п тому входу блока обработки команд и адресов, адресный выход регистра команды подключен к информационному входу счетчика адреса, счетный вход которого подключен к третьему выходу блока обработки команд и адресов, к счетному входу счетчика номера команды и к выходу признака наличи  команды регистра команды, выход кода операций которого соединен с входом дешифратора кода операций , выход которого соединен с управл ющим входом счетчика адреса команды, объединен с адресным выходом регистра микрокоманды и подключен к входу регистра адреса микрокоманды, выход которого соединен с адресным входом узла пам ти микрокоманд, выход которого соединен с входом регистра микрокоманды, выход числа операндов в команде регистра команды объединен с выходом счетчика номера команды и подключен к информационному входу счетчика номера операнда, счетный вход которого соединен с выходом типа адресации регистра команды и с входом дешифратора управлени , выход которого соединен с управл юшими входами накапливающего сумматора и узла программных регистров, второй адресный вход которого подключен к выходу адреса операнда регистра команды и к первому информационному входу накапливающего сумматора, четвертый вход блока обработки команд и адресов соединен с вторым информационным входом узла программных регистров, выход которого соединен с вторым информационным входом накапливающего сумматора, третий информационный вход которого соединен с выходом буферного регистра, вход которого соединен с выходом накапливающего сумматора , выход счетчика номера операнда объединен с выходом накапливающего сумматора и подключен к входу регистра результата , выход операнда которого объединен с выходом кода микрокоманды регистра микрокоманды , с выходом счетчика номера команды и подключен к второму выходу блока обработки команд и адресов, выход счетчика адреса команды и выход адреса регистра результата объединены и подключены к первому выходу блока обработки команд и адресов, причем блок распределени  команд и данных содержит пам ть кодов операций и адресов результатов, первую и вторую пам ти операндов, кольцевой регистр и узел анализа готовности команды, причем первые адресные и информационные входы пам ти кодов операций и адресов результатов и первой и второй пам ти операндов подключены к третьему входу блока распределени  команд и данных, вторые адресные и информационные входы первой и второй пам тей операндов соединены с первым входом блока распределени  команд и данных, вторые адресные и информационные входы пам ти кодов операций и адресов результатов соединены с четвертым входом блока распределени  команд и данных, третий адресный вход пам ти кодов операции и адресов результатов соединен с третьими адресными входами первой и второй пам тей операндов и подключен к второму входу блока распределени  команд и данных , вход сброса пам ти кодов операций и адресов результатов соединен с входами сброса первой и второй пам тей операндов и подключен к второму входу блока распределени  команд и данных, выход кольцевого регистра соединен с управл ющими входами пам ти кода операций и адресов результатов и первой и второй пам тей операндов , выходы готовности пам ти кодов операций и адресов результатов и первой и второй пам тей операндов подключены соответственно к первому, второму и третьему входам узла анализа готовности команды, четвертый вход которого соединен с выходом типа команды пам ти кодов операций и адресов результатов, а выход - с управл ющим входом кольцевого регистра, информационные выходы пам ти кодов операций и адресов результатов, первой и второй пам тей операндов объединены и подключены к выходу блока распределени  команд и данных, причем -векторный процессор содержит группу п элементов И, блок элементов ИЛИ, коммутатор операндов,п пам тей команд, узел анализа приоритета, информационный регистр, регистр векторной команды, К операционных блоков и п пам тей результатов, 1-й (,..., К) операционный блок содержит блок элементов, ИЛИ, пам ть входных операндов, п узлов векторных регистров, дешифратор направлени , п узлов анализа готовности векторных операндов, узел обработки векторных данных, регистр векторной операции, регистр векторного результата, выход которого соединен с первым информационным входом i-ro (i l,..., п) узла векторных регистров , второй информационный вход которого соединен с выходом пам ти входных операндов, адресный и информационный входы которого соединены с выходом информационного регистра, вход которого соединен с выходом коммутатора операн/1 ,0В, i-e информационный и управл ющий

входы которого соединены соответственно с i-M входом векторного процессора и i-м выходом узла анализа приоритета, i-й вход которого объединен с информационным и адресным входом i-й пам ти команд и подключен к i-му входу векторного процессора, i-й выход узла анализа приоритета подключен к управл ющему входу 1-й пам ти команд , выход которой подключен к i-му входу блока элементов ИЛИ, выход которого соединен с входом регистра векторной команды , выход кода операции которого подключен к входам регистров векторной операции К операционных блоков, выход регистра векторной операции -го операционного блока подключен к первому входу узла обработки векторных данных, выход которого соединен с входом регистра векторного результата, выход номера регистра векторной команды соединен с адресными входами п узлов векторных регистров Е-го операционного блока, выход номера узла векторных регистров регистра векторной команды соединен с входом дешифратора направлений Е-го операционного блока, выход которого подключен к управл ющим входам п узлов анализа готовности векторных операндов, информационные входы которых подключены соответственно к выходам п узлов векторных регистров, выходы векторных операндов п узлов анализа готовности векторных операндов подключены соответственно к входам блока элементов ИЛИ 1-го операционного блока, выход которого соединен с вторым входом узла обработки векторных данных, выход бита готовности -го узла анализа готовности векторных операндов 2-го операционного блока подключен соответственно к -му входу i-ro элемента И группы, выход которого подключен к (п+1)-му входу узла анализа приоритета, выходы i-x узлов векторных регистров К операционных блоков соединены соответственно с &ми входами i-й пам ти результатов, выход которой подключен к i-му выходу векторного процессора.

2.Система по п. 1, отличающа с  тем, что узел анализа готовности команды содержит элемент ИЛИ и элемент И, причем первый, второй и третий входы элемента И соединены соответственно с первым и вторым входами узла и выходом элемента ИЛИ, первый и второй входы которого соединены с третьим и четвертым входами узла , выход элемента И подключен к выходу узла.

3.Система по п. 1, отличающа с  тем, что узел формировани  режимов содержит два элемента И, два элемента НЕ и триггер, причем третий и четвертый входы узла соответственно через первый и второй элементы НЕ подключены к первым входам первого и второго элементов И, к вторым входам которых подключены соответственно второй и первый входы узла, выходы первого и второго элементов И подключены соответственно к единичному и нулевому входам триггера , пр мой и инверсный выходы которого соединены соответственно с первым и вторым выходами узла.

4. Система по п. 1, отличающа с  тем, что i-й узел анализа готовности векторных операндов С-го операционного блока содержит триггер и элемент И, причем управл ющий вход Е-го узла соединен с первым входом элемента И, второй вход которого соединен с выходом триггера и подключен к выходу бита готовности i-ro узла, третий вход элемента И объединен с единичным и нулевым входами триггера и подключен к информационному входу i-ro узла анализа готовности векторных операндов.

5. Система по п. 1, отличающа с  тем, что узел анализа приоритета векторного процессора содержит три группы элементов И, группу элементов НЕ, элемент ИЛИ, группу элементов ИЛИ, причем i-й вход узла подключен к первому входу i-ro элемента И первой группы (i l,..., п), второй вход которого соединен с (n + i)-M в.ходом узла и с входом i-ro эле.мента НЕ группы, выход которого соединен с р-м входом ( Р ,1,...,п-1) i-ro элемента И второй группы, выход которого подключен к i-му входу элемента ИЛИ, выход которого подключен к первому входу i-ro элемента И третьей группы , к второму входу которого подключен (n-fi)-й вход узла, выход i-ro элемента И третьей группы подключен к первому входу i-ro элемента ИЛИ группы, второй вход которого соединен с выходом i-ro элемента И первой группы, выход элемента ИЛИ груп пы подключен к i-му выходу узла.

1

Изобретение относитс  к вычислительной технике и может быть использовано в автоматизированных системах обработки, требующих высокой производительности как на векторных, так и на скал рных вычислени х , а также требующих высокой живучести .

Цель изобретени  - повыщение производительности и гибкости функционировани  многопроцессорной вычислительной системы за счет перестраиваемости структуры системы, т. е. за счет динамического перераспределени  ее вычислительных ресурсов по требовани м выполн емых программ .

На фиг. 1 изображена блок-схема многопроцессорной вычислительной системы (МВС); на фиг. 2 - блок-схема скал рного процессора; на фиг. 3 - блок-схема векторного процессора; на фиг. 4 - схема блока управлени  буферами; на фиг. 5 - схе .ма блока обработки команд и адресов; на фиг. 6 - схема блока распределени  команд и данных; на фиг. 7 - схема узла анализа готовности команды; на фиг. 8 - схема узла формировани  режимов; на фиг. 9 - схема узла анализа готовности векторных операндов; на фиг. 10 - схема узла анализа приоритета; на фиг. 11 - схема коммутатора на п входов и m выходов; на фиг. 12 - временна  диаграмма совмещени  выполнени  команд в скал рных и векторных процессорах.

МВС (фиг. 1) содержит однотипные центральные процессоры 1, однотипные блоки 2 оперативной пам ти (каждый из которых, в свою очередь, может состо ть из нескольких параллельных однотипных модулей пам ти ), периферийные процессоры 3, подключенные к периферийны.м устройствам 4 (диски, магнитные ленты, пульт оператора и пр.) через двунаправленные линии св зи.

Каждый центральный процессор 1 содержит коммутаторы 5 ввода вывода и коммутаторы 6 пам ти, причем первые входы 7 и первые выходы 8 каждого коммутатора 5 ввода-вывода подключены к первым выходам и первым входам соответствующего

коммутатора 6 пам ти того же центрального процессора, вторые входы и выходы 9 каждого коммутатора 5 ввода-вывода соединены двунаправленными лини ми св зи с вторыми выходами и входами всех остальных коммутаторов 5 ввода-вывода, вторые входы и выходы 10 каждого коммутатора 6 пам ти соединены двунаправленными лини ми св зи с выходами и входами каждого блока 2 оперативной пам ти, входы и выходы 11 каждого периферийного

процессора 3 соединены двунаправленными лини ми св зи с третьими выходами и входами одного из коммутаторов 5 ввода-вывода каждого центрального процессора 1. Каждый центральный процессор 1 содержит

однотипных скал рных процессоров 12 (на фиг. I приведена конфигураци  МВС

с числом скал рных процессоров п 2 в каждом центральном процессоре; дальнейшее описание МВС приводитс  именно дл  такой ее конфигурации), а также общий дл  них векторный процессор 13. Первые входы 14 и первые входы 15 каждого скал рного процессора 12 соединены с третьими выходами и входами соответствующего коммутатора 6 пам ти, вторые входы 16 и вторые выходы 17 каждого скал рного процессора 12 подключены к четвертым выходам и входам соответствующего коммутатора 5 ввода-вывода, третьи входы 18 и третьи выходы 19 каждого скал рного процессора 12 соединены с соответствующими выходами и -входами векторного процессора 13 того же центрального процессора 1.

Каждый скал рный процессор 12 (фиг. 2) содержит пам ть 20 скларных данных, пам ть 21 векторных данных, первую 22 и вторую 23 пам ти команд с блоком 24 управлени  пам т ми команд. Входы указанных пам ти и блока управлени  пам т ми команд объединены и  вл ютс  первыми входами 14 скал рного процессора 12, выходы блока 24 управлени  пам т ми команд соединены с управл ющими входами 25-28 первой 22 и второй 23 пам тей команд и с управл ющим входом 29 блока 30 обработки команд и адресов, первые информационные входы 31 этого блока соединены с выходами обеих пам тей 22 и 23 команд, а вторые информационные входы подключены к выходам 32 пам ти 20 скал рных данных , выход блока 30 обработки команд и адресов подключен к второму входу блока 24 управлени  пам т ми команд, выходы 33 и 34 блока 30 обработки команд и адресов подключены соответственно к входам пам ти 35 за вок и к первым входам блока 36 распределени  команд и данных, вторые входы последнего соединены с выходами 32 пам ти 20 скал рных данных, выходы 37 блока 36 распределени  команд и данных соединены с входами блока 38 обработки данных и с первыми входами коммутатора 39, вторые и третьи входы которого соединены , соответственно с выходами пам ти 21 векторных данных, и с выходами 40 блока 38 обработки данных, четвертые и п тые входы коммутатора 39  вл ютс  соответственно вторыми входами 16 и третьими входами 18 скал рного процессора 12: выходы блока 38 обработки данных подключены также к третьим информационным входам блока 30 обработки команд и адресов , к третьим входам блока 36 распределени  команд и данных и к первым входам пам ти 41 результатов, с вторыми входами которого соединены первые выходы 42 коммутатора 39, выходы пам ти 35 за вок и пам ти 41 результатов объединены и  вл ютс  первыми выходами 15 скал рного процессора 12, вторые и третьи выходы коммутатора 39  вл ютс , соответственно вторыми выходами 17 и третьими выходами 19 скал рного процессора 12.

Каждый векторный процессор 13 (фиг.З) содержит п пам тей 43 команд (по числу скал рных процессоров в центральном процессоре ), п пам тей 44 результатов, информационный регистр 45, регистр 46 векторной команды, узел 47 анализа приоритета, К операционных блоков 48. Каждый операционный блок 48 содержит пам ть 49 входных операндов п узлов 50 векторных регистров , выходы которых соединены с информационными входами одноименных узлов 51 анализа готовности векторных операндов , а также с входами пам ти 44 результатов , информационные выходы узлов 51 анализа готовности векторных операндов операционного блока 48 соединены с входами блока 52 элементов ИЛИ, выход которого подключен к информационному входу 53 обработки векторных данных, выход узла 53 подключен к входу регистра 54 векторного результата, выход которого соединен с первыми информационными входами узлов 50 векторных регистров, вторые информационные входы которых соединены с выходом пам ти 49 входных операндов 49, управл ющие входы узлов 51 анализа готовности векторных операндов, соединены с выходом дещифратора 55 направлений, вход которого объединен с адресными входами узлов 50 векторных регистров и соединен с выходом номера узла векторных регистров регистра 46 векторных команд, управл ющий вход узла 53 обработки векторных данных соединен с выходом регистра 56 векторной операции, входы 57 и 58  а,т ютс  входами узла 47: выходы битов готовности узлов 51 анализа готовности векторных операндов подключены к входам группы 59 элементов И, коммутатор 60 операндов , блок 61 элементов ИЛИ, входы 62 и 63 узла 47 анализа приоритета, выход 64 регистра 46, выход 65 регистра 46, выходы пам тей 43 команд соединены с входами блока 61 элементов ИЛИ, выход которого соединен с входом регистра 46 векторной команды, выходы пам тей 44 результатов соединены с выходами 18 векторного процессора 13.

Фиг. 4 иллюстрирует одну из возможных структурных реализаций блока 24 управлени  пам т ми команд и взаимодействие его с пам т ми 22 и 23 команд.

Блок 24 управлени  пам т ми команд содержит выходы 64 и 65, элементы И 66 и 67, счетчики 68 и 69 записи, счетчики 70 и 71 считывани , узел 72 формировани  режимов.

На фиг. 5 приведена одна из возможных структурных схем блока 30 обработки команд и адресов скал рного процессора.

Блок 30 содержит коммутатора 73 направлений , регистр 74 команд, счетчик 75 адреса команды и счетчик 76 номера команды; дешифратор 77 кода операций, регистр 78 адреса микрокоманды, узел 79 пам ти микрокоманд, регистр 80 микрокоманды дешифратор 81 управлени , узел программных регистров, накапливающий сумматор 83, счетчик 84 номера операнда, буферный регистр 85 и регистр 86 результата, выходы 87 и 88 регистра 74, вход 89 счетчика 74, выходы 90-93 регистра 74.

Информационные входы коммутатора 73 направлений соединены с входами 31, управл ющий вход коммутатора 73 - с входом 29 блока 30 обработки команд и адресов , выход коммутатора 73 направлений соединен с информационным входом регистра 74 команды, вход сброса регистра 74 команды объединен с информационным входом счетчика 76 номера команды, с адресным и информационным входом узла 82 программных регистров и подключен к входу 40 блока 30 обработки команд и адресов, адресный выход 88 регистра 74 команды соединен с входом счетчика 75 адреса команды , выход кода операций регистра 74 команды соединен с входом дещифратора кода 77 операций, выход которого соединен с входом регистра 78 адреса микрокоманды, суправл ющим входом 89 счетчика адреса команды и с выходом регистра 80 микрокоманды , выход регистра 78 адреса микрокоманды соединен с входом узла 79 пам ти микрокоманд, выход которого соединен с входом регистра 80 микрокоманды, выход 90 числа операндов в команде регистра команды соединен с информационным входом счетчика 84 номера операнда, выход 91 типа адресации регистра 74 команды соединен с счетчным входом счетчика 84 номера операнда и с входом дещифратора 81 управлени , выход которого соединен с управл ющими входами накапливающего сумматора 83 и узла 82 программных регистров, второй адресный вход которого подключен к выходу 92 адреса операнда регистра 74 команды и первому информационному входу накапливающего сумматора 83, вход 32 блока 30 обработки команд и адресов соединен с вторым информационным входом узла 82 программных регистров, выход которого соединен с вторым информационным входом накапливающего сумматора 83, третий информационный вход которого соединен с выходом буферного регистра 85, вход буферного регистра 85 соединен с выходом накапливающего сумматора 83 и подключен к входу регистра 86 результата, второй вход которого подключен к выходу счетчика 84 номера операнда, счетный вход счетчика адреса команды 75 соединен с выходом 27 блока 30 обработки команд и адресов и подключен к выходу 93 признака наличи  команды регистра 74 команды и к счетному входу счетчика 76 номера команды, выход которого соединен с входом счетчика 84 номера операнда, объединен с выходом операнда регистра 86 результата и выходом кода микрокоманды регистра 80 микрокоманды и подключен к выходу 34 блока обработки команд и адресов, выход адреса регистра 86 результата объединен с выходом счетчика 75 адреса команды и подключен к выходу 33 блока обработки команд и адресов.

На фиг. 6 приведена одна из возможных структурных схем блока 36 распределени  команд и данных.

Блок 36 содержит пам ть 94 кодов операций и адресов результатов, пам ти 95 и 96 операндов, кольцевой регистр 97 и узел 98 анализа готовности команды. Адресный и информационный входы пам ти 94 кодов операций и адресов результатов объединены

5 с соответствующими входами пам ти 95 и 96 операндов, и подключены к входу 34 блока 36 распределени  команд и данных, вход 32 блока 36 подключен к вторым адресным и информационным входам пам тей 95 и 96 операндов; входы 18 и 40 блока

распределени  команд и данных объединены и подключены к входам сброса пам тей 94 кодов операций и адресов результатов и пам тей 95 и 96 операндов, выходы готовности пам тей 94-96 и выход типа команды

, пам ти 94 соединены с управл ющими входами узла 98 анализа готовности команды, выход которого соединен с управл ющим входом кольцевого регистра 97, выход которого подключен к управл ющим входам пам тей 94-96, информационные выходы пам ти 94 кодов операций и адресов результатов и пам тей 95 и 96 операндов объединены и подключены к выходу 37 блока 36 распределени  команд и данных.

На фиг. 7 представлена возможна  схема узла 98 анализа готовности команды.

Узел содержит элемент И 99 и элемент ИЛИ 100. Входами элемента И 99  вл -, ютс  выходы готовности пам ти 94 кодов операций и адресов результатов и пам ти

95 операндов и выход элемента 100, входами которого  вл ютс  выход готовности пам ти 96 операндов и выход типа команды пам ти 94 кодов операций и адресов результатов , выход элемента 99 подключен к выходу узла 98 анализа готовности команды .

На фиг. 8 приведена возможна  схема узла 72 формировани  режимов. Узел содержит триггер 101, два элемента НЕ 102 и 105 и два элемента И 103 и 104. Входы элементов НЕ 102 и 105 и первые входы элементов И 103 и 104 подютючены к входам узла 72 формировани  режимов 72, вторые входы элементов И 103 и 104 соединены соответственно с выходами элементов 102 и 105, выходы элементов И 103 и 104 подключены соответственно к единичному и нулевому входам триггера 101, пр мой и инверсный выходы которого подключены к выходам узла 72 формировани  режимов. На фиг. 9 приведена возможна  схема узла 51 анализа готовности векторных операндов . Узел содержит триггер 106 и элемент И 107. Первый управл ющий и информационный входы узла 51 анализа готовности векторных операндов подключены-к единичному и нулевому входам триггера 106 и к информационному входу элемента И 107, первый управл ющий вход которого подключен к второму управл юцл,ему входу узла 51, второй управл ющий вход элемента И 107 соединен с выходом триггера 106 и с управл ющим выходом узла 51 анализа готовности векторных операндов, информационный выход которого соединен с выходом элемента И 107. На фиг. 10 представлена возможна  схема узла 47 анализа приоритета векторного процессора 13. Узел содержит три группы по п элементов И 108-110, группу п элементов НЕ 111, элемент ИЛИ 112 и группу п элементов ИЛИ 113, Первые входы элементов И группы 108 подключены к входам 63 узла 47 анализа приоритета, вторые входы элементов И группы 108 объединены с входами 62 узла 47 анализа пpиopиJeтa, входами элементов НЕ группы 109 и подключены к первым входам элементов И группы 112, вторые входы которых объединены и подключены к выходу элемента ИЛИ 111, входы которого соединены с выходами элементов И группы ПО; входами каждого из п элементов И группы ПО  вл ютс  выходы п-1 элемента НЕ группы 109; выходы элементов И группы 108 подключены к первым входам элементов ИЛИ группы 113, вторые входы которых подключены к выходам эле .ментов И группы 112, а выходы - к выходам узла 47 анализа приоритета. На фиг. 11 приведен пример схемы коммутатора с п входами и m выходами, котора  может быть использована дл  реализации любого из коммутаторов, вход щих в систему. Схема содержит п дещифраторов 114-, кольцевой распределитель 115, группу 116 элементов, элемент ИЛИ 117, группу 118 элементов ИЛИ и группу 119 элементов И, Выходы дещифраторов 114 подключены к первым входам группы 116 двухвходовых элементов И, вторыми входами которых  вл ютс  выходы элементов 115 кольцевого распределител . Информационные выходы дещифраторов 114 соединены с входами соответствующих элементов ИЛИ группы 118, выходы которых подключены к первым входам m элементов И группы 119. Вторые входы элементов И группы 119 соединены с выходом элемента ИЛИ 117, входы которого подключены к выходам элементов И группы 1 16. МВС функционируют следующим образом . Скал рные процессоры 12 центральных процессоров 1 (фиг. 1) независимо и асинхронно по отнощению один к другому считают и обрабатывают программы независимых задач (или программы параллельных фрагментов одной или нескольких задач ). Дл  этого блок 30 обработки команд и адресов каждого скал рного процессора 12 формирует за вки (адреса) на считывание команд, которые поступают в пам ть 35 за вок (фиг. 2), откуда эти за вки через выходы 15 скал рного процессора (фиг. 1 и 2) и через соответствующий коммутатор 6 пам ти поступают но св з м 10 на обслуживание в блоки 2 оперативной пам ти. Считанные из оперативной пам ти команды поступают через тот же коммутатор 6 пам ти и входы 14 скал рного процессора 12 в одну из его пам тей 22 или 23 команд. Эти пам ти функционируют поочередно на запись и на считывание (режим «Пингпонг ) по сигнала от блока управлени  пам т ми 24 команд 24: пока в одном из них накапливаютс  (записываютс ) команды считываемой программы, из другого накопленные команды считываютс  дл  обработки в блоке 30 обработки команд и адресов, а затем - наоборот. Пусть, например, узел 72 формировани  режимов блока управлени  пам т ми 24 команд установлен в состо ние , при котором разрещаетс  счетчику 68 записи записывать команды в пам ть 22 команд, а счетчику 71 считывани  - считывать команды из пам ти 23 команд. Сигнал поступлени  (из оперативной пам ти) очередной команды по входам 14 увеличивает содержимое счетчика 68 записи на единицу, при этом указанный счетчик сигнало.м по входу 25 пам ти 22 команд разрещает запись команды в указанную пам ть. Запись команд в пам ть 22 разрещаетс  до переполнени  счетчика 68 записи (это событие соответствует полному заполнению пам ти 22 команд). В это же врем  счетчик 71 считывани  подает сигналы на считывание команд из пам ти 23 команд на его выходы 31 (в блок 30 обработки команд и адресов), при

считывании каждой команды содержимое счетчика считывани  71 уменьшаетс  на единицу .

Сигнал переполнени  счетчика 68 записи поступает на вход узла 72 формировани  режимов и при условии, что счетчик

71считывани  оказалс  к этому моменту обнуленным, узел 72 переводитс  в состо ние , при котором разрешаетс  счетчику 69 записи записывать команды в пам ть 23 команд, а счетчику 70 считывани  - считывать команды из пам ти 22 команд. Узел

72подает сигналы о текуш,ем режиме обслуживани  на выход 29 (в блок 30 обработки команд и адресов).

Возможны и иные структурные реализации блока 24 управлени  пам т ми, при которых обнуление счетчика считывани  70 или 71 приводит к изменению состо ни  узла 72, т. е. считыванию команд из еще не полностью заполненной пам ти 22 или 23 команд.

Считываемые из пам ти 22 или 23 команд команды поступают в блок 30 обработки команд и адресов, который декодирует команды и преобразует адреса команд и операндов в физические адреса в оперативной пам ти МВС. Команды поступают в блок 30 обработки команд и адресов через его коммутатор 73 направлений (фиг. 5), который управл етс  сигналами (о номере считываемой пам ти 22 или 23 команд с блока 24 управлени  пам т ми. Пришедша  команда фиксируетс  в регистре 74 команд, содержаш.ем разр ды кода операции адресных частей команд и операндов. Значени  тех разр дов регистра 74 команд, которые содержат код операций (выходы 87) поступают на дешифратор 77 кода операций который преобразует код операции в адрес соответствующей микрокоманды (или микропрограммы ), поступающий через регистр 78 адреса микрокоманды и узел 79 пам ти микрокоманд. Считанна  из этого узла микрокоманда , соответствующа  машинному коду выполн емой команды, фиксируетс  в регистре 80 микрокоманды. Адресна  часть кода микрокоманды, зафиксированного в регистре 80, может использоватьс  дл  формировани  адреса следующей микрокоманды в регистре 78 адреса микрокоманды.

Значени  разр дов адресной части команды , зафиксированной в регистре 74 команд , подаютс  (адресный выход 88) в счетчик 75 адреса команды, который формирует адрес последующей команды «с опережением по отношению к адресу текущей команды (например, на целое число байтов, кратное степени числа «2).

Значени  разр дов адресной части операндов , соответствующих типам адресации, подаютс  из регистра 74 команд (выход 91)

на дешифратор 81 управлени , сигналы которого на узел 82 программных регистров 82 и накапливающий сумматор 83 задают соответствующую дисциплину обработки адресов операндов. Коды адресов операндов (выход 92 регистра команд 74) поступают либо в узел программных регистров 82 (если адрес соответствует номеру одного из программных регистров), либо на обработку в накапливающий сумматор 83.

Если операнд  вл етс  векторным, то его адрес может описыватьс  через адрес aj первого элемента вектора, шаг h и число s элементов вектора. Если, например. Низ предварительно записаны в некоторые регистры блока 82, то в адресе векторного операнда указаны номера программных регистров и адрес а, тогда дешифратор 81 задает циклическую процедуру расчета адресов элементов вектора: адрес второго элемента а вектора формируетс  путем сложени  кода aj, поступающего с регистра 74 команд с содержимым соответствующего регистра (с кодом h) с выдачей кода аг в регистр 86 результата и запоминанием а на буферном регистре 85; при расчете адреса каждого последующего элемента вектора выполн етс  сложение содержимого буферного регистра 85 с кодом h. Одновременно счетчик адресов операндов подсчитывает число сформированных адресов. Например, в соответствующие его разр ды перед первым сложением записываетс  число s, которое уменьшаетс  при каждом сложении на единицу до обнулени  всех разр дов, кроме младшего. Дл  каждой команды, поступающей в регистр 74 команд, формируетс  «внутренний номер команды, рассчитываемый счетчиком 76 номера команды, этот номер присваиваетс  коду микрокоманды, зафиксированному в регистре 80 микрокоманд и вместе с кодом микрокоманды поступает на выходы 34 блока 30 обработки команд и адресов.

«Внутренний номер команды присваиваетс  и всем адресам ее операндов, дл  каждого из которых счетчик 84 номера операнда формирует номер операнда в данной команде; номер команды и номер операнда  вл ютс  «адресом возврата и передаютс  вместе с сформированным адресом операнда из регистра 86 результата на выходы 33 блока 30 обработки команд и адресов (на вход пам ти 35 за вок к пам ти, фиг. 2).

Аналогичным образом обрабатываютс  блоками 81-86 адреса результатов по их описанию в соответствующей части регистра 74 команд. Однако физические адреса результатов поступают не на выходы 33 (к пам ти 35 за вок), а через выходы 34 вместе с соответствующими кодами операций (микрокомандами) - на блок 36 распределени  команд и данных (фиг. 2), который определ ет готовность скал рных команд к выполнению и распредел ет команды по различным устройствам обработки: скал рные команды и команды управлени  направл ютс  в блок 38 (обработки данных, векторные команды через коммутатор 39 - в векторный процессор 13.

Кажда  команда, поступающа  в блок 36 распределени  команд и данных (фиг. 6), занимает одну строку в пам ти 94 кодов операций и адресов результатов и соответствующие строки в пам т х 95 и 96 операндов в соответствии с номером команды (строки), присвоенным, например, счетчиком 76 номера команды блока 30 обработки команд и адресов (фиг. 5). Кажда  строка пам ти 94, помимо разр дов дл  записи кода команды и адреса результата, содержит разр ды типа команды ( вл ющиес  частью кода команды) и разр д готовности команды . Кажда  строка пам тей 95 и 96 операндов также содержит разр ды готовности. При записи команды в пам ть 94 в разр д готовности команды устанавливаетс  «1. Операнды, поступающие из оперативной пам ти МВС в пам ть 20 скал рных данных (фиг. 2) вместе с их «адресами возврата через выходы 32 этой пам ти поступают в пам ти 95 и 96 операндов (фиг. 6) . «Адрес возврата прищедшего операнда указывает номер строки и номер пам ти 95 или

96операндов. При записи операнда в соответствующую строку пам ти 95 и 96 в разр де готовности операнда устанавливаетс  «1.

Кольцевой регистр 97 содержит количество разр дов, равное числу строк в пам ти 94 кодов операций и адресов результатов; сигналы от кольцевого регистра 97  вл ютс  «указател ми номера анализируемой строки пам тей 94-96. В кольцевом регистре

97всегда присутствует код, содержащий «1 только в одном из разр дов и «О - во всех остальных разр дах.

Пусть, например, «1 содержитс  в некотором J-M разр де кольцевого регистра 97, при этом анализируетс  содержимое j-й строки пам тей 94-96. Это означает, что значени  разр да готовности j-й команды и разр дов готовности операндов подаютс  на узел 98 анализа готовности команд . Если j-  команда  вл етс , например, скал рной двуместной командой (т. е. дл  ее выполнени  требуютс  два операнда). то узел 98 реализует логическую функцию «И на три входа от разр дов готовности. Если же j-  команда  вл етс  скал рной одноместной командой, то узел 98 реализует эту же функцию с использованием разр да типа команды, разр да готовности j-й команды и разр да готовности ее единственного операнда.

Коды готовых к выполнению скал рных команд вместе с их операндами и адресами результатов поступают через выходы 37 блока 36 распределени  команд и данных в блок 38 обработки данных (фиг. 2), который может быть реализован, например, на основе микропрограммной интерпретации команд. Результат выполнени  млкропрограммы , обрабатывающей поступившую команду , подаетс  на выходы 40 блока 38 обработки данных вместе с его адресом. Результат в соответствии с адресом может поступать в пам ть 41 результатов скал рного процессора 12 дл  засылки в оперативную пам ть (фиг. 2) в векторный процессор (через коммутатор 39) или в узел программных регистров (фиг. 5).

Векторные команды поступают из блока 36 распределени  команд и данных через выходы 37 этого блока на коммутатор 39 скал рного процессора (фиг. 2), на который поступают из оперативной пам ти МВС через пам ть 21 векторных данных элементы обрабатываемых векторов. Коммутатор 39 подключен к векторному процессору 13 через выходы 19 скал рного процессора. По этим выходам векторные команды поступают в соответствующую пам ть 43 команд векторного процессора, а векторные операнды через информационный регистр 45 - в пам ти 49 входных операндов операционных блов 48 (фиг. 3). Элементы векторов распредел ютс  по операционным блокам 48 следующим образом: если векторный процессор содержит К операционных блоков, то в первый из них направл ютс  1-й, (к-fl)-й, (2к +1)-й и т. д. Элементы вектора, во второй - 2-й, (К + 2)-й, (2к + 2)-й и т. д. элементы вектора, в К-й - К-й, (2к)-й, (Зк)-й и т. д. элементы вектора. Из пам ти

49входных операндов элементы векторов поступают в один из п узлов 50 векторных регистров в зависимости от того, какой из п скал рных процессоров 12 направл ет текущие векторные данные на обработку в векторный процессор. Каждый узел 50 векторных регистров снабжен узлом 51 анализа готовности векторных операндов. Когда в узле

50векторных регистров оказываютс  записанными элементы вектора, подлежащие обработке в данном операционном блоке 48 в со ответствии с текущей командой, узел 51 анализа готовности выдает сигнал готовности. Сигналы готовности всех операционных блоков 48 через соответствующие группы 59 элементов И поступают на соответствующие входы узла 47 анализа приоритета векторного процессора 13. Очередна  векторна  команда , код которой находитс  в пам ти 43 команд , считаетс  готовой к выполнению, если все операционные блоки 48 выдают сигнал готовности . Если в текущий момент времени оказалось, что сигналы готовности присутствуют на выходах нескольких элементов И 59, то узел 47 анализа приоритета выбирает скал рный процессор 12 с наивысшим приоритетом (наивысший приоритет кодируетс  «1, остальные «О). Коды приоритетов передаютс  от скал рных процессоров через линии 19 св зи и управл ющие входы 63 узла 47 анализа приоритета. В результата сравнени  кодов приоритетов узел 47 анализа приоритета разрешает соответствующей пам ти 43 команд считывать код текущей команды на регистр 46 векторной команды 46. Код текущей векторной команды из регистра 46 векторной команды записываетс  в регистр 56 векторной операции каждого из операционных блоков 48. В зависимости от того, из какой пам ти 43 команд считана команда на регистр 46 векторной команды, дешифратор 55 направлений разрешает подключение информационных выходов соответствующего узла 50 векторных регистров через узел 51 анализа готовности векторных операндов и блок 52 элементов ИЛИ к узлу 53 обработки векторных данных. Узел обработки векторных данных 53 операционного блока 48 может быть реализован на основе микропрограммной интерпретации команд. Результаты выполнени  операций над элементами векторов через регистр 54 векторного результата занос тс  в соответствующий узел 50 векторных регистров .

Если результаты выполнени  векторной команды адресованы в оперативную пам ть, то из узла 50 векторных регистров эти результаты вместе с их адресами поступают в соответствующую пам ть 44 результатов, откуда через выходы 18 векторного процессора 13, через коммутатор 39 и его выходы 42 поступают в пам ть 41 результатов скал рного процессора 12 дл  передачи в оперативную пам ть МВС.

Адрес последнего элемента вектора - результата выполнени  векторной команды снабжаетс  меткой, котора  с выхода 18 векторного процессора поступает на вход сброса блока 36 распределени  команд и данных скал рного процессора 12 (фиг. 2) дл  «затирани  выполненной векторной команды в соответствующей строке пам ти 94 кодов операций и адресов результатов.

Операционные блоки 48 векторного процессора 13 функционируют автономно по отношению один к другому. Это позвол ет им выполн ть действи  над операндами асинхронно по отношению один к другому по реальным событи м завершени  выполнени  команд. Во врем  выполнени  текущей команды в узле 53 обработки векторных данных операционных блоков 48 в регистр 46 векторной команды поступает очередна  векторна  команда, возможно, из

другого скал рного процессора 12, и тогда векторный процессор 13 работает в режиме разделени  времени над командами различных скал рных процессоров 12. Во врем  выполнени  векторной команды, поступившей от одного из скал рных процессоров 12, в другой узел 50 векторных регистров могут передаватьс  элементы векторов дл  векторных команд другого скал рного процессора 12.

Если программа, обрабатываема  в одном из скал рных процессоров 12, имеет высший приоритет по отношению к программе, обрабатываемой другим скал рным процессором , то первый скал рный процессор «мо5 нополизирует векторный процессор 13, тогда центральный процессор 1, функционирующий в общем случае в соответствии со структурным принципом МКМД (много потоков команд - много потоков данных), функционирует так, как если бы он имел струкутуру класса ОКМД) (один поток команд - много потоков данных). Это позвол ет не только уменьшить врем  выполнени  высокоприоритетных программ, но и расширить воз.можности проблемной ориен5 тации МВС в целом.

Аналогичный эффект обеспечиваетс  и при отказе одного из скал рных процессоров 12 центрального процессора 1. В этом случае работоспособный процессор 12 также монополизирует векторный процессор 13.

Таким образом, может оказатьс , в отличие от известных МВС, что отказ одного из «ведущих процессоров не приводит к уменьщению производительности МВС в целом (на векторых вычислени х).

Этот же эффект остаетс  в силе в случа х, когда один из скал рных процессоров 12 зан т выполнением скал рных команд, а также при перезагрузках скал рного процессора новыми программами и данными.

В целом, каждый центральный процес0 сор 1 функционирует по конвейерному принципу , при котором совмещаютс  во времени следующие операции: выборка команд из блоков оперативной пам ти в пам ти 22 и 23 команд скал рных процессоров 12; декодирование команд и формирование адресов (за вок к пам ти) в блоках 30 обработки команд и адресов; подготовка команд к выполнению на различных исполнительных блоках с помощью блоков 36 распределени  команд и данных; выполнение скал рных команд в блоках 38 обработки данных; выполнение векторных команд в операционных блоках 48 векторного процессора 13.

Дл  сглаживани  возможных различий

J во времени обработки команд на различных этапах конвейерной обработки (а эти времена могут измен тьс  в зависимости от типов команд, используемых в них способов адресации, разр дности текущих данных , их конкретных численных значений и пр.) используетс  буферизаци  команд и данных между различными исполнительными блоками. Дл  этого служат пам ти 22 и 23 команд, пам ть 20 скал рных данных и пам ть 21 векторных данных, пам ть 35 за вок, пам ть 41 результатов - в каждом скал рном процессоре 12, информационный регистр 45, пам ть 44 результатов - в каждом векторном процессоре 13 и др.

Управление конвейерной обработкой в скал рном процессоре 12 осуществл етс  с помощью сигналов разрещени  передачи информации, вырабатываемых последующими блоками при наличии в них свободных строк соответствующих буферов и передаваемых предыдущим блокам. Так, освобождение регистра 74 команд формирует сигнал разрещени  считывани  очередной команды из пам ти 22 и 23 команд, который передаетс  по св зи 27 блоку 24 управлени  пам т ми команд.

Коммутаторы,5ввода-вывода и коммутаторы 6 пам ти центральных процессоров 1, коммутаторы 39 скал рных процессоров 12 выполн ют функции подключени  источников за вок на обслуживание (команд, данных) к соответствующему блоку обработки . Подключение осуществл етс  в соответствии со значени ми тех разр дов адресов (в частности «адресов возврата) команд и данных, которые соответствуют коду (номеру) блока их последующей обработки . Коммутаторы 5 ввода - вывода подключены по св з м 11 к входам и выходам периферий-ных процессоров 3, по св з м 7 и 8 - к коммутаторам 6 пам ти, по св з м 16 и 17 - к скал рному процессору 12. Кроме того, имеютс  щины 9 дл  объединени  коммутаторов 5 обоих центральных процессеров 1.

Шина 11 св зи коммутатора 5 с периферийным процессором 3 двунаправленна  в случае считывани  информаци  из периферийного процессора 3 ему передаетс  за вка, содержаща  начальный адрес и размер массива, а также адрес, по которому следует передать эту информацию, - «адрес возврата включающий номер центрального процессора 1, номера коммутаторов- 5 и 6, и адрес в оперативной пам ти или номер скал рного процессора 12, а также номер регистра 49 пам ти входных операндов и номер векторного процессора 13, куда должна быть передана информаци .

Двунаправленные щины 9 коммутаторов 5 служат дл  расщирени  св зей центральных процессоров 1 с периферийными процессорами 3 и имеют тот же формат, что и шины 11.

Коммутаторы 6 пам ти по двунаправленным св з м 10 подключены по всем блокам

2пам ти, по св з м 7 и 8 - к соответствующим коммутаторам 5, по св з м 14 и 15 - к соответствующим скал рным процессорам 12.

5 По св з м 10 к блокам пам ти передаютс  за вки, содержащие адрес в пам ти, вид обращени  к пам ти - запись - чтение , а также адрес возврата, содержащий номер периферийного процессора и адрес в нем либо номера пам тей 20-22 или 23

0 скал рного процессора 12.

По св з м 7 передаютс  за вки к периферийным процессорам 3, содержащие номер процессора 3, начальный адрес и размер за вленного массива и адрес возврата

5 в атучае за вки на запись в оперативную пам ть либо адрес и размер массива в случае за вки на чтение из оперативной пам ти (запись в пам ть периферийного процессора 3). По св з м 8 передаютс  данные из процессоров 3 и за вки к ОП от процессоров

3в форматах, аналогичных предыдущим. По св з м 14 из блока 2 пам ти передаютс  команды и данные в скал рный процессор 12. Формат передачи включает адрес в пам ти 200-22 или 23 процессора

5 12 и информацию. По св з м 15 передаютс  за вки к ОП от скал рного процессора 12 и данные.

Формат за вки содержит номер блока 2 пам ти, адрес в блоке пам ти, вид обращени  и адрес возврата - номер пам тей

20-22 или 23 и номер регистра в пам ти. Коммутаторы 39 скал рных процессоров 12 предназначены дл  св зи скал рных процессоров 12 с векторным процессором 13 и коммутаторами ввода-вывода 5.

5 По щине 18 св зи из векторного процессора 13 на второй вход коммутатора 39 передаютс  элементы вектора, расположенного в узле 50 векторных регистров, каждый из которых сопровождаетс  адресом элемента вектора в оперативной пам ти (при выполнении команды пересылки вектора). С третьего выхода коммутатора 39 по щине 42 они передаютс  в пам ть 41 результатов. Формат передаваемого сообщени  содержит номер регистра пам ти 41, признак послед5 него элемента вектора, адрес и значение элемента вектора. Признак последнего элемента используетс  дл  затирани  векторной ко манды в блоке 36 распределени  команд и данных 36 скал рного процессора 12.

0 На первый вход коммутатора 39 по св зи 40 подаетс  результат выполнени  скал рной команды, адресуемой к периферийному процессору 3. Третий вход коммутатора 39 используетс  дл  передачи векторной команды векторному процессору 13 через второй выход коммутатора 39, подключенный к выходам 19 скал рного процессора 12. Формат сообщени  включает код

и «внутренний номер команды, номера векторных регистров и номера операндов и количество элементов вектора, обрабатываемых данной командой. Четвертый вход коммутатора 39 служит дл  передачи элементов векторных операндов из пам ти 21 векторных операндов через второй выход коммутатора 39 и выход 19 скал рного процессора 12. Формат содержит адрес элемента вектора, включающий номер векторного регистра в узле 50 и номер операционного блока 48 в векторном процессоре 13, и значение элемента вектора.

П тый вход коммутатора 39 подключен к входу 16 скал рного процессора 12, а первый выход коммутатора - к выходу 17 скал рного процессора 12 дл  осуществлени  св зи скал рного процессора 12 с периферийными процессорами 3. Формат сообщени  содержит тип сообщени , адрес и указание о количестве слов сообщени . Пример реализации коммутатора приведен на фиг. 11.

Периферийные процессоры 3 могут функционировать автономно и асинхронно по отнощению один к другому, выполн   функции св зи центральных процессоров 1 и блоков 2 пам ти с периферийными устройствами 4 (в частности, функции буферизации и предобработки программ и данных), а также выполн   программы операционной системы (в том числе - дл  организации ввода- вывода).

Периферийные процессоры 3 могут быть выполнены на основе процессоров стандартных микро- или мини-ЭВМ.

Таким образом, состав, конструктивные св зи и функциональные свойства предложенной МВС позвол ют за счет динамической перестраиваемости ее структуры (динамического перераспределени  вычислительных ресурсов векторных процессоров) обеспечить значительно больщую производительность и живучесть по сравнению с МВС, содержащими неперераспредел емые вычислительные ресурсы (в том числе - по сравнению с известной МВС).

Временна  диаграмма (фиг. 12) иллюстрирует совмещением выполнени  команд в двух скал рных процессорах 12i и 12 и векторном процессоре 13 центрального процессора 1. Показаны интервалы зан тости различных блоков скал рных процессоров: пам тей 221 и 222 команд, регистров 74j и 74г команд, блоков 36 и Зба распределени  команд и данных, блоков 38 и 38г обработки данных и векторного процессора 13,- при выполнении последовательности из двух скал рных команд (li и 2) в скал рном процессоре и следующих одна за другой векторной и скал рной команд ( 2j) в скал рном процессоре 12 и векторном процессоре 13.

Из диаграммы следует, что

tj - окончание заполнени  пам ти 22j команд скал рного процессора начало переписи первой команды в регистр 74 5 команд;

tj - начало заполнени  строки в блоке 36 первой командой;

tj - окончание заполнени  пам ти 22i команд скал рного процессора 12 и начало переписи первой команды 1 , в регистр 74 команд;

t - начало заполнени  строки в блоке Збг первой командой;

ts - освобождение регистра 74 команд

первой командой и начало переписи второй

5 команды из пам ти 22i в регистр 741;

t {, - начало заполнени  строки в блоке 36i второй командой (2);

tr - момент готовности первой команды 11 в блоке 361 и выдачи ее в блок 38l;

tg - освобождение регистра 74гкоманд первой командой и начало переписи второй команды из пам ти 22г в регистр 74г;

tg - момент готовности первой команды 1а в блок Збг и выдача ее в процессор 13;

tjo- начало заполнени  строки в блоке 5 Збг второй командой

t - освобождение регистра 74 команд второй командой;

ta - готовность второй команды 2 в блоке Зба и выдача ее в блок 38г;

113 - окончание выполнени  команды li в 38i и освобождение строки в блоке 361;

11Л - освобождение регистра 74 команд второй командой 2i;

ti5 - готовность второй команды 2 в блоке 361 и выдача ее в блок 5 16- окончание выполнени  команды 2з, в блоке 38г и освобожение строки в блоке Збг;

17 - окончание выполнени  команды 2i в блоке 381 и освобождение строки в блоке 36i;

tj;g - окончание выполнени  команды Ij, в процессоре 13 и освобождение строки в блоке

Из временной диаграммы видно, что в интервале совмещаетс  выполнение 5 команд 1 и 1 в скал рном 12 и в векторном 13 процессорах, в интервале t -tjs команд Ij; и 2г в скал рных процессорах 12j и 122,, в интервале 1 5-iii - команд 2 и 22 вскал рных процессорах 12 и 12г и в интервале , - команд 1 0 и 2 в векторном 13 и в скал рном 122 процессорах.

Вычислительные комплексы с перестраиваемой структурой, построенные на базе 5 предлагаемой МВС, предназначаютс  дл  использовани  в качестве систем обработки данных в геофизие, метеорологии, аэросъемке , океанографических и другид

исследовани х, систем моделировани  слож ных объектов, верхних уровней сложныхиерархических систем управлени  технологическими процессами и прозводствами, систем пр мого цифрового управлени  сложными объектами (типа  дерных реакторов)

в реальном масштабе времени, сложных систем автоматизации научных экспериментов и проектировани , требующих высокой производительности и большого объема пам ти, мошных центров коммутации каналов и сообщений в системах св зи и пр.

Фиг. 1 Фиг. 4

Фиг.З г ЗГ. .

tJ:

Wf

i

U74k /

Фиг.З

Z

Г

51

706

(риг. 9

3 - 2

77д

4

Фиг.П

1168960 /

/7

п

Фиг. 0

Li

fVW

777

2 1/77

ii

1234 5678ЯЮ71Г213 74 75 76 7778

2i

Фаг. Г2

Claims (5)

1. МНОГОПРОЦЕССОРНАЯ ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА, содержащая группу центральных процессоров, группу блоков оперативной памяти и группу периферийных процессоров, соединенных соответственно с группой периферийных устройств, причем каждый центральный процессор группы содержит коммутаторы ввода—вывода и коммутаторы памяти, первые вход и выход каждого коммутатора памяти соединены с первыми выходом и входом коммутатора ввода—вывода соответственно, первая группа входов и выходов каждого коммутатора ввода вывода соединена с группой выходов и входов периферийных процессоров группы, вторая группа входов и выходов i-ro коммутатора ввода—вывода соединена с второй группой выходов и входов К-го коммутатора ввода—вывода (i = K, i, К= 1,.. .., М), f-е вход и выход каждого коммутатора памяти (Е = 2,..., М+1; М — число блоков оперативной памяти) соединены с (ί—1)-ми выходом и входом каждого блока оперативной памяти соответственно, отличающаяся тем, что, с целью повышения производительности и гибкости функционирования за счет перестраиваемости ее структуры, каждый центральный процессор содержит η скалярных процессоров и один векторный процессор, причем первые вход и выход каждого скалярного процессора соединены соответственно с вторым выходом и входом каждого коммутатора ввода—вывода, вторые вход и выход каждого скалярного процессора соединены соответственно с (М + 2)-ми выходом и входом коммутатора памяти, третьи вход и выход i-ro скалярного процессора (i=l,...,n) соединены соответственно с i-ми выходом и входом векторного а процессора, причем каждый скалярный про- ® цессор содержит две памяти команд, память скалярных данных, память векторных данных, блок управления памятями команд, блок обработки команд и адресов, блок распределения команд и данных, коммутатор, память заявок, блок обработки данных, память результатов, причем второй вход скалярного процессора подключен к адресным и информационным входам первой и второй памятей команд, памяти скалярных данных, памяти векторных данных и первому входу блока управления памятями, первый и второй выходы которого подключены соответственно к входам записи и чтения первой памяти команд, третий и четвертый выходы блока управления памятями подключены к входам записи и чтения второй памяти команд, выходы первой и второй памяти команд и пятый выход блока управления памятями подключены соответственно к первому, второму и третьему входам блока обработки команд и адресов, четвертый вход которого соединен с выходом памяти скалярных данных и с первым входом блока распределения команд и данных, второй вход которого соединен с выходом блока обработки данных, с первыми адрес0968911’ OS ными и информационным входами памяти результата, с первым входом коммутатора и с пятым входом блока обработки команд и адресов, первый выход которого соединен с адресным и информационным входом памяти заявок, а второй выход — с третьим входом блока распределения команд и данных, четвертый вход которого и второй вход коммутатора соединены с третьим входом скалярного процессора, выход блока распределения команд и данных подключен к входу блока обработки данных и третьему входу коммутатора, четвертый и пятый входы которого соединены соответственно с выходом памяти векторных данных и первым входом скалярного процессора, первый, второй и третий выходы коммутатора подключены соответственно к первому и третьему выходам скалярного процессора и к вторым адресному и информационному входам памяти результата, выход которого объединен с выходом памяти заявок и подключен к второму выходу скалярного процессора, третий выход блока обработки команд и адресов соединен с вторым входом блока управления памятями, причем блок управления памятями содержит два счетчика записи, два счетчика считывания, два элемента И и узел формирования режимов, причем первый вход блока управления памятями соединен с управляющими входами первого и второго счетчиков записи, информационные выходы которых соответственно подключены к первому и третьему выходам блока управления памятями, выходы переполнения первого и второго счетчиков записи и первого и второго счетчиков считывания подключены соответственно к первому, второму, третьему и четвертому входам узла формирования режимов, первый и второй выходы которого объединены и подключены к пятому выходу блока управления памяти, второй вход которого соединен с первыми входами первого и второго элементов И, вторые входы которых подключены соответственно к первому и второму выходам узла формирования режимов, выходы первого и второго элементов И подключены соответственно к счетным входам первого и второго счетчиков считывания, информационные выходы которых соответственно подключены к второму и четвертому выходам блока управления памятями, первый и второй выходы узла формирования режимов подключены соответственно к счетным входам первого и второго счетчиков записи, блок обработки команд и адресов содержит коммутатор направлений, регистр команд, счетчик адреса команды, счетчик номера команды, дешифратор кода операций, регистр адреса микрокоманды, узел памяти микрокоманд, регистр микрокоманды, дешифратор управления, узел программных регистров, буферный регистр, регистр результата, счетчик номера операнда, накапливающий сумматор, причем первый и второй входы блока обработки команд и адресов соединены с первым и вторым информационным входами коммутатора направлений, управляющий вход которого соединен с третьим входом блока обработки команд и адресов, а выход — с информационным входом регистра команд, первые адресный и информационный входы узла программных регистров, информационный вход счетчика номера команды, вход сброса регистра команды объединены и подключены к пятому входу блока обработки команд и адресов, адресный выход регистра команды подключен к информационному входу счетчика адреса, счетный вход которого подключен к третьему выходу блока обработки команд и адресов, к счетному входу счетчика номера команды и к выходу признака наличия команды регистра команды, выход кода операций которого соединен с входом дешифратора кода операций, выход которого соединен с управляющим входом счетчика адреса команды, объединен с адресным выходом регистра микрокоманды и подключен к входу регистра адреса микрокоманды, выход которого соединен с адресным входом узла памяти микрокоманд, выход которого соединен с входом регистра микрокоманды, выход числа операндов в команде регистра команды объединен с выходом счетчика номера команды и подключен к информационному входу счетчика номера операнда, счетный вход которого соединен с выходом типа адресации регистра команды и с входом дешифратора управления, выход которого соединен с управляющими входами накапливающего сумматора и узла программных регистров, второй адресный вход которого подключен к выходу адреса операнда регистра команды и к первому информационному входу накапливающего сумматора, четвертый вход блока обработки команд и адресов соединен с вторым информационным входом узла программных регистров, выход которого соединен с вторым информационным входом накапливающего сумматора, третий информационный вход которого соединен с выходом буферного регистра, вход которого соединен с выходом накапливающего сумматора, выход счетчика номера операнда объединен с выходом накапливающего сумматора и подключен к входу регистра результата, выход операнда которого объединен с выходом кода микрокоманды регистра микрокоманды, с выходом счетчика номера команды и подключен к второму выходу блока обработки команд и адресов, выход счетчика адреса команды и выход адреса регистра результата объединены и подключены к первому выходу блока обработки команд и адресов, причем блок распределения ко манд и данных содержит память кодов операций и адресов результатов, первую и вторую памяти операндов, кольцевой регистр и узел анализа готовности команды, причем первые адресные и информационные входы памяти кодов операций и адресов результатов и первой и второй памяти операндов подключены к третьему входу блока распределения команд и данных, вторые адресные и информационные входы первой и второй памятей операндов соединены с первым входом блока распределения команд и данных, вторые адресные и информационные входы памяти кодов операций и адресов результатов соединены с четвертым входом блока распределения команд и данных, третий адресный вход памяти кодов операции и адресов результатов соединен с третьими адресными входами первой и второй памятей операндов и подключен к второму входу блока распределения команд и данных, вход сброса памяти кодов операций и адресов результатов соединен с входами сброса первой и второй памятей операндов и подключен к второму входу блока распределения команд и данных, выход кольцевого регистра соединен с управляющими входами памяти кода операций и адресов результатов и первой и второй памятей операндов, выходы готовности памяти кодов операций и адресов результатов и первой и второй памятей операндов подключены соответственно к первому, второму и третьему входам узла анализа готовности команды, четвертый вход которого соединен с выходом типа команды памяти кодов операций и адресов результатов, а выход — с управляющим входом кольцевого регистра, информационные выходы памяти кодов операций и адресов результатов, первой и второй памятей операндов объединены и подключены к выходу блока распределения команд и данных, причем -векторный процессор содержит группу п элементов И, блок элементов ИЛИ, коммутатор операндов,п памятей команд, узел анализа приоритета, информационный регистр, регистр векторной команды, К операционных блоков и п памятей результатов, l-й (Е=1,..., К) операционный блок содержит блок элементов, ИЛИ, память входных операндов, η узлов векторных регистров, дешифратор направления, η узлов анализа готовности векторных операндов, узел обработки векторных данных, регистр векторной операции, регистр векторного результата, выход которого соединен с первым информационным входом i-го (i = l,..., п) узла векторных регистров, второй информационный вход которого соединен с выходом памяти входных операндов, адресный и информационный входы которого соединены с выходом информационного регистра, вход которого соединен с выходом коммутатора операндов, i-e информационный и управляющий входы которого соединены соответственно с i-м входом векторного процессора и i-м выходом узла анализа приоритета, i-й вход которого объединен с информационным и адресным входом i-й памяти команд и подключен к i-му входу векторного процессора, i-й выход узла анализа приоритета подключен к управляющему входу i-й памяти команд, выход которой подключен к i-му входу блока элементов ИЛИ, выход которого соединен с входом регистра векторной команды, выход кода операции которого подключен к входам регистров векторной операции К операционных блоков, выход регистра векторной операции ?-го операционного блока подключен к первому входу узла обработки векторных данных, выход которого соединен с входом регистра векторного результата, выход номера регистра векторной команды соединен с адресными входами η узлов векторных регистров Е-го операционного блока, выход номера узла векторных регистров регистра векторной команды соединен с входом дешифратора направлений Е-го операционного блока, выход которого подключен к управляющим входам п узлов анализа готовности векторных операндов, информационные входы которых подключены соответственно к выходам η узлов векторных регистров, выходы векторных операндов η узлов анализа готовности векторных операндов подключены соответственно к входам блока элементов ИЛИ 1-го операционного блока, выход которого соединен с вторым входом узла обработки векторных данных, выход бита готовности i-ro узла анализа готовности векторных операндов Е-го операционного блока подключен соответственно к Е-му входу i-ro элемента И группы, выход которого подключен к (п+1)-му входу узла анализа приоритета, выходы i-x узлов векторных регистров К операционных блоков соединены соответственно с Е-ми входами i-й памяти результатов, выход которой подключен к i-му выходу векторного процессора.

2. Система по π. 1, отличающаяся тем, что узел анализа готовности команды содержит элемент ИЛИ и элемент И, причем первый, второй и третий входы элемента И соединены соответственно с первым и вторым входами узла и выходом элемента ИЛИ, первый и второй входы которого соединены с третьим и четвертым входами узла, выход элемента И подключен к выходу узла.

3. Система по π. 1, отличающаяся тем, что узел формирования режимов содержит два элемента И, два элемента НЕ и триггер, причем третий и четвертый входы узла соответственно через первый и второй элементы НЕ подключены к первым входам пер вого и второго элементов И, к вторым входам которых подключены соответственно второй и первый входы узла, выходы первого и второго элементов И подключены соответственно к единичному и нулевому входам триггера, прямой и инверсный выходы которого соединены соответственно с первым и вторым выходами узла.

4. Система по π. 1, отличающаяся тем, что i-й узел анализа готовности векторных операндов С-го операционного блока содержит триггер и элемент И, причем управляющий вход Е-го узла соединен с первым входом элемента И, второй вход которого соединен с выходом триггера и подключен к выходу бита готовности i-ro узла, третий вход элемента И объединен с единичным и нулевым входами триггера и подключен к информационному входу i-ro узла анализа готовности векторных операндов.

5. Система по π. 1, отличающаяся тем, что узел анализа приоритета векторного процессора содержит три группы элементов И, группу элементов НЕ, элемент ИЛИ, группу элементов ИЛИ, причем i-й вход узла подключен к первому входу i-ro элемента И первой группы (i = l,..., п), второй вход которого соединен с (n + ij-м входом узла и с входом i-ro элемента НЕ группы, выход которого соединен с р-м входом (p=/=i; р=1,...,п—1) i-ro элемента И второй группы, выход которого подключен к i-му входу элемента ИЛИ, выход которого подключен к первому входу i-ro элемента И третьей группы, к второму входу которого подключен (п-н)-й вход узла, выход i-ro элемента И третьей группы подключен к первому входу i-ro элемента ИЛИ группы, второй вход которого соединен с выходом i-ro элемента И первой группы, выход элемента ИЛИ труп пы подключен к i-му выходу узла.