SU1167555A1 - Device for indicating bearing - Google Patents
Device for indicating bearing Download PDFInfo
- Publication number
- SU1167555A1 SU1167555A1 SU833625715A SU3625715A SU1167555A1 SU 1167555 A1 SU1167555 A1 SU 1167555A1 SU 833625715 A SU833625715 A SU 833625715A SU 3625715 A SU3625715 A SU 3625715A SU 1167555 A1 SU1167555 A1 SU 1167555A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- group
- input
- inputs
- output
- elements
- Prior art date
Links
Landscapes
- Measurement Of Current Or Voltage (AREA)
Abstract
УСТРОЙСТВО ИНДИКАЦИИ ПЕЛЕНГА , содержащее три ключа, первый источник посто нного опорного напр жени , выход которого соединен с входом третьего ключа, последовательно соединенные сумматор , фильтр, усилитель-ограничитель, первый элемент И, второй элемент И, одновибратор , элемент ИЛИ, декадный счетчик и регистр сдвига, последовательно соединенные генератор импульсов, счетЧик и дешифратор , а также делитель , третий элемент И и N индикаторов, причем выход генератора импульсов соединен с вторым входом первого элемента И и с входом делител частоты, пр мой выход которого соединен с управл ющими входами первого и третьего ключей и третьим входом первого элемента И, а инверсный выход - с управл ющим входом второго ключа, выходы первого , второго и третьего ключей соединены с входами сумматора, выход первого элемента И соединен через третий элемент И с вторым входом первого элемента ИЛИ, первый, второй, третий и четвертый выходы дешифратора соединены соответственно с вторым входом второго элемента И, вторым входом третьего элемента И, третьим входом первого элемента ИЛИ и управл ющим входом записи регистра сдвига, при этом входы первого и второго ключей вл ютс входами ортогональных составл ющих пеленга цели устройства индикации пеленга, отличающеес тем, что, с целью повышени быстродействи , введены второй источник посто нного опорного напр жени , два компаратора , второй элемент ИЛИ, N. элементов пам ти первой группы, N элементов пам ти второй группы, N дешифраторов первой группы, N дешифраторов второй группы, 32 N элементов И-НЁ, N элементов И первой группы, N счетчиков, N триггеров, N элементов ИЛИ, N элементов И второй группы и N дешифраторов третьей группы, причем каждый i-й из N выходов регистра сдвига соединен с входами i-x элементов пам ти первой и второй групп и первым входом i-ro элемента И Bi-орой группы, входы первого и второго ключей соединены с управл ющими входами первого и второго компараторов , опорные в.ходы которых подключены к выходу второго источника посто нноi го напр жени , а входы стробировани соединены с восьмым выходом дешифратора, (Л причем выходы компараторов подключены соответственно к первому и второму входам второго элемента ИЛИ, выход которого соединен через N элементов ИЛИ с вторыми входами N элементов И второй группы, каждый из которых соединен через соответствующий дешифратор третьей группы с входом соответствующего индикатора, п тый выход дешифратора соединен с управл ющими вхоО5 дами N элементов пам ти второй группы и сд входами N счетчиков, выходы которых соединены через N триггеров с вторыми входаСП ми N элементов ИЛИ соответственно, шессд той выход дешифратора соединен с управл ющими входами N элементов пам ти первой группы, седьмой выход дешифратора соединен с установочными входами.N триггеров , каждый i-й и,з N элементов пам ти первой группы соединен с входом i-ro дешифратора первой группы, а каждый 1-й из N элементов пам ти второй группы соединен с входом i-ro дешифратора второй группы, каждый из 32 выходов дешифратора первой группы соединен с первым входом соответствующего элемента И-НЕ, а каждый из 32 выходов каждого дешифратора втоA PELENG INDICATION DEVICE containing three keys, the first constant voltage source, the output of which is connected to the input of the third key, a series-connected adder, a filter, an amplifier-limiter, the first element And, the second element And, the one-shot, the element OR, the ten-day counter and a shift register, a series-connected pulse generator, a counter and a decoder, as well as a divider, a third element AND and N indicators, the output of the pulse generator connected to the second input of the first element AND and sharing the input l frequency, the direct output of which is connected to the control inputs of the first and third keys and the third input of the first element I, and the inverse output to the control input of the second key, the outputs of the first, second and third keys connected to the inputs of the adder, the output of the first element I connected via the third element AND to the second input of the first element OR, the first, second, third and fourth outputs of the decoder are connected respectively to the second input of the second element AND, the second input of the third element And, the third input of the first element IL Both the control input of the shift register entry, wherein the inputs of the first and second keys are the inputs of the orthogonal components of the bearing of the target of the bearing indication display, characterized in that, in order to improve performance, a second source of constant voltage is introduced, two comparators, the second element OR, N. memory elements of the first group, N memory elements of the second group, N decoders of the first group, N decoders of the second group, 32 N I-НЁ elements, N elements AND the first group, N counters, N triggers, N elements OR, N elements of the second group and N decoders of the third group, each i-th of the N outputs of the shift register connected to inputs ix of the memory elements of the first and second groups and the first input of the i-ro element AND the Bi-group, inputs of the first and second keys connected to the control inputs of the first and second comparators, whose reference inputs are connected to the output of the second constant-voltage source, and the gating inputs are connected to the eighth output of the decoder, (L and the outputs of the comparators are connected respectively to the first and second inputs The second OR element, the output of which is connected through N elements OR to the second inputs of N elements AND the second group, each of which is connected through a corresponding decoder of the third group with an input of the corresponding indicator, the fifth output of the decoder is connected to the control inputs of N memory elements second groups and SD inputs of N counters, the outputs of which are connected via N flip-flops with the second inputs of N elements OR, respectively, the output of the decoder is connected to the control inputs of N memory elements of the first group , the seventh output of the decoder is connected to the installation inputs. N flip-flops, each i-th and, N memory elements of the first group is connected to the input of the i-ro decoder of the first group, and every 1st of the N memory elements of the second group is connected to the input The i-ro of the second group decoder, each of the 32 outputs of the decoder of the first group is connected to the first input of the corresponding NAND element, and each of the 32 outputs of each decoder is second
Description
рой группы соединен с вторым входом соответствующего элемента И-НЕ, выходы каждых 32 элементов И-НЕ соединены с 32 входами соответствующего элемента И первой группы, выход которого соединен с установочным входом соответствующего счетчика.the group swarm is connected to the second input of the corresponding NAND element, the outputs of every 32 elements AND IS are NOT connected to the 32 inputs of the corresponding AND element of the first group, the output of which is connected to the installation input of the corresponding counter.
Изобретение относитс к радиотехнике и может использоватьс в индикаторах, индицирующих измер емую величину, значение которой относительно истинного значени по закону нормального распределени с нулевым средним. Цель изобретени - повышение быстродействи . На фиг. 1 представлена структурна электрическа схема предложенного устройства; на фиг. 2, 3 - временные диаграммы, по сн ющие его работу. Устройство содержит первый источник 1 посто нного опорного напр жени , три ключа 2, 3 и 4, сумматор 5, фильтр 6, усилитель-ограничитель 7, первый элемент И 8, второй элемент И 9, одновибратор 10, элемент ИЛИ 11, декадный счетчик 12, регистр 13 сдвига, генератор 14 импульсов, счетчик 15, дещифратор 16, делитель 17 частоты, третий элемент И 18, второй источник 19 посто нного опорного напр жени , компаратор 20, N элементов пам ти 21 первой группы, N элементов пам ти 22 второй группы , N дешифраторов 23 первой группы, N дешифраторов 24 второй группы, 32 N элементов И-НЕ 25, N элементов И 26, N счетчиков 27, N триггеров 28, N элементов ИЛИ 29, N элементов И 30 второй группы, N дешифраторов 31 третьей группы и N индикаторов 32, второй компаратор 33 и второй элемент ИЛИ 34. Устройство работает следующим образом . Входные напр жени Ux и Uy, пропорциональные синусу и косинусу пеленга (фиг. 2 а, б), поступают на входы ключей 2 и 3. Ключи 2 и 3 управл ютс напр жени ми пр моугольной формы с фазой 0° (фиг. 2в) и 90° (фиг. 2г) соответственно. При этом на выходе ключей 2 и 3 формируютс напр жени пр моугольной формы с амплитудами Ux и Uy и фазами 0° и 90 соответственно. Эти напр жени поступают на входы сумматора 5. После суммировани этих напр жений сумматором на выходе последнего формируетс ступенчатое напр жение с фазой первой гармоники (фиг. 2д, е). Напр жение первой гармоники суммарного напр жени выдел етс фильтром 6 и поступает на вход усилител -ограничител 7, с выхода которого поступает на вход формировател фронтов (не показан), в результате чего оно преобразуетс в напр жение пр моугольной формы (фиг. 2ж). Это напр жение поступает на первый вход элемента И 8, на второй вход которого поступает опорное напр жение 0°, на третий вход поступают с генератора 14 счетные импульсы, в результате чего на выходе элемента И 8 формируетс пачка импульсов , соответствующа углу пеленговани (фиг. 2з). В качестве делител 17, служащего дл формировани опорных напр жений с фазой 0°, 45°, 90°, 180°, могут быть применены счетчики. Пачка импульсов поступает на коммутатор , предназначенный дл управлени устройством . По своей структуре он представл ет собой распределитель импульсов, состо щий из генератора 14, счетчика 15, дещифратора 16, элементов И 9, 18 и элемента ИЛИ 11. Коммутатор коммутирует пачку импульсов либо на вход декадного счетчика 12, либо на вход одновибратора 10, предназначенного дл делени пачки импульсов на два. После первых двух считываний информации в декадном счетчике 12 записываетс информаци (Qi -Ь -%) - котора переписываетс в регистр ГЗ сдвига и сдвигаетс в сторону младших разр дов на разр д, что соответствует делению на два. Тогда Q, , где Q - действительные значени пеленга. Следующа пачка импульсов поступает в декадный счетчик 12 через одновибратор 10. Б результате все последующие отсчеты можно представить в виде Q;,P 9pPL + J9y + ,..., + om-K где Q - Ке значение Qycp. Однако это не единственный способ реализации данного устройства, в более общем виде устройство цифровой обработки осуществл ет усреднение в видеThe invention relates to radio engineering and can be used in indicators indicative of a measurable value, the value of which is relative to the true value according to the law of normal distribution with zero mean. The purpose of the invention is to increase speed. FIG. Figure 1 shows the structural electrical circuit of the proposed device; in fig. 2, 3 - time diagrams that show his work. The device contains the first source 1 constant voltage, three keys 2, 3 and 4, the adder 5, filter 6, the amplifier-limiter 7, the first element And 8, the second element And 9, the one-shot 10, the element OR 11, the decade counter 12 , shift register 13, pulse generator 14, counter 15, decipher 16, frequency divider 17, third AND 18 element, second constant voltage source 19, comparator 20, N memory elements 21 of the first group, N memory elements 22 second group, N decoders 23 of the first group, N decoders 24 of the second group, 32 N of the elements AND-NOT 25, N e The elements 26 and N of counters 27, N of triggers 28, N elements OR 29, N elements And 30 of the second group, N decoders 31 of the third group and N indicators 32, the second comparator 33 and the second element OR 34. The device works as follows. Input voltages Ux and Uy, proportional to the sine and cosine of the bearing (Fig. 2 a, b), are fed to the inputs of keys 2 and 3. Keys 2 and 3 are controlled by square voltage of 0 ° (fig. 2c) and 90 ° (Fig. 2d), respectively. In this case, at the output of the keys 2 and 3, rectangular-shaped voltages are formed with amplitudes Ux and Uy and phases 0 ° and 90, respectively. These voltages are fed to the inputs of the adder 5. After the summation of these voltages by the adder, a step voltage is formed at the output of the latter with the phase of the first harmonic (Fig. 2e, e). The voltage of the first harmonic of the total voltage is extracted by the filter 6 and is fed to the input of the amplifier limiter 7, from the output of which is fed to the input of the front generator (not shown), as a result of which it is converted to a rectangular voltage (Fig. 2g). This voltage arrives at the first input of the element 8, the second input of which receives a reference voltage of 0 °, and the third input receives from the generator 14 counting pulses, as a result of which the output of the element 8 8 forms a burst corresponding to the direction finding angle (Fig. 2h). As a divider 17 serving to form the reference voltages with a phase of 0 °, 45 °, 90 °, 180 °, counters can be used. A burst of pulses goes to a switch designed to control the device. In its structure, it is a pulse distributor consisting of generator 14, counter 15, decipher 16, elements AND 9, 18, and element OR 11. The switch commutes a packet of pulses either to the input of the ten-day counter 12 or to the one-shot 10 to divide the burst by two. After the first two readings of information in decade counter 12, information is recorded (Qi-B -%) - which is copied to the GZ shift register and shifted towards the lower bits to the bit, which corresponds to dividing by two. Then Q,, where Q are real bearing values. The next batch of pulses enters the decade counter 12 through the one-shot 10. As a result, all subsequent readings can be represented as Q;, P 9pPL + J9y +, ..., + om-K where Q - Ke is the value Qycp. However, this is not the only way to implement this device; more generally, a digital processing device performs averaging as
Qycp }Qycp}
где п - 00where n - 00
Элементы И 30 непосредственно управл ет прохождением отсчетов пеленга на цифровое табло.Elements And 30 directly controls the passage of the readings of the bearing on the digital display.
Причем каждый бит информации поступает на один вход элемента И 30, а на второй вход поступает управл ющий потенциал устройства выделени смены состо ний. Управл ющие сигналы формируютс им поразр дно .Moreover, each bit of information is fed to one input of the AND element 30, and the second input receives the control potential of the state transition selection device. Control signals are generated by them bitwise.
Устройство выделени смены состо ний предназначено дл обнаружени флюктуации значений пеленга в устройстве цифровой обработки и включает в себ две группы N элементов пам ти 21 и 22, предназначенные дл поочередной записи с регистра 13 сдвига текущего значени пеленга и пред ставл ющие собой набор регистров, обеспечивающих запись всех разр дов информации включающие по 4 бита каждый. Выходы в элементах пам ти 21 и 22, соответствующие данному разр ду, подключены ко входам дещифраторов 23 и 24 данного разр да и данной группы дещифраторов.The state transition selection unit is designed to detect the fluctuations of the bearing values in the digital processing device and includes two groups of N memory elements 21 and 22 intended for alternately recording from the shift register 13 the current bearing value and representing a set of registers all bits of information including 4 bits each. The outputs in the memory elements 21 and 22 corresponding to this bit are connected to the inputs of the decipherors 23 and 24 of this bit and this group of decipherors.
Дещифраторы 23 и 24 совместно с элементами И-НЕ 25 предназначены дл сопоставлени пеленгов, записанных в первую и вторую группу регистров.The decipherors 23 and 24 together with the elements AND-NOT 25 are intended for matching the bearings recorded in the first and second group of registers.
Если информаци , записанна в первый и второй регистр, по данному разр ду совпадает , на один из элементов И-НЕ 25 данного разр да на оба входа поступают уровни логической «1, на выходе его формируетс уровень логической «О, который поступает на один из входов элементов И 2&, предназначенных дл управлени режимом работы счетчиков. Причем, если на один из входов элементов И 26 поступает уровень логической «О, свидетельствующий о совпадении информации, записанной в элементах пам ти 21 и 23 по данному разр ду, на выходе их формируетс уровень логического «О разрещающий счет.,If the information recorded in the first and second register coincides with this bit, the logical level “1” is sent to one of the AND-NOT 25 elements of this bit, and the logical level “O” is output to the two inputs. input elements And 2 &; designed to control the mode of operation of the counters. Moreover, if one of the inputs of the And 26 elements receives the logical level "O, indicating the coincidence of information recorded in the memory elements 21 and 23 for this bit, then the logical level," About the enabling account, is formed at the output.
Счетчики 27 формируют задержку момента совпадени информации, записанной в регистры, на несколько периодов дл исключени случайного совпадени ее до момента заверщени усреднени . Счетные импульсы на счетчики 27 поступают с коммутатора.The counters 27 form a delay in the moment of coincidence of the information recorded in the registers for several periods in order to prevent it from accidentally coinciding until the end of the averaging. Counting pulses on the counters 27 are received from the switch.
Триггеры 28 предназначены дл запоминани момента совпадени информации.Triggers 28 are designed to memorize the instant information matches.
Элементы ИЛИ 29 предназначены дл формировани управл ющих сигналов, разрещающих индикацию на цифровом табло либо с момента совпадени информации в данном разр де в элементах пам ти 21 и 22 (что свидетельствует о том, что за промежуток времени между перезаписью с регистра 13 смены ее не произощло, а значение измер емой величины установилось посто нно и не мен етс в течение всего времени задержки формируемого счетчиками 27), либо по окончании сигнала в том случае, когда сигнпл на входе кратковременен, и усреднени не произошло. В этом случае индицируетс значение, полученное в результате усреднени за промежуток времени присутстви сигнала. Управл ет этим режимом компаратор 20, на один из входов которого поступает опорное напр жение, на другой вход UBX. Третий стробирующий вход подключен к выходу коммутатора дл исключени вывода ложной информации до поступлени UBX.The OR 29 elements are designed to form control signals that enable indications on a digital display or from the moment information coincides in a given bit in memory elements 21 and 22 (which indicates that during the time interval between overwriting from the shift register 13 did not occur , and the value of the measured value is established continuously and does not change during the whole delay time formed by the counters 27), or at the end of the signal in the case when the signal is short at the input and no averaging has occurred. In this case, the value obtained by averaging over the time the presence of the signal is displayed. This mode is controlled by a comparator 20, at one of the inputs of which the reference voltage is applied, to another input UBX. The third gate input is connected to the switch output to eliminate false information before the arrival of UBX.
На фиг. 3 приведена временна диаграмма работы цифрового индикатора пеленга.FIG. 3 shows a time diagram of the operation of the digital bearing indicator.
Пачка импульсов (фиг. За) поступает на вход декадного счетчика 12.A packet of pulses (Fig. Over) is fed to the input of the decade counter 12.
Полученный на счетчике код переписываетс первым импульсом записи (фиг. За) в регистр 13 сдвига.The code obtained at the counter is rewritten by the first write pulse (Fig. 3a) into the shift register 13.
После смены сигнала на управл ющем входе регистра 13 (фиг. 3с), после режима «Запись - параллельно устанавливаетс режим «Сдвиг.After changing the signal at the control input of the register 13 (Fig. 3c), after the mode "Record", the mode "Shift.
Поступающий с коммутатора второй импульс (фиг. Зв) сдвигает информацию на один разр д, что соответствует делению на два.The second pulse arriving from the switch (Fig. 3 Sv) shifts the information by one bit, which corresponds to division by two.
Это значение устанавливаетс на входах первой и второй группы элементов пам ти 21 и 22 устройства выделени смены состо ний , и на первых входах элементов И 30.This value is set at the inputs of the first and second groups of memory elements 21 and 22 of the state transition selection device, and at the first inputs of the I 30 elements.
Импульс, поступающий на вход синхронизации первой группы, переписывает полученное значение (фиг. 3d).The impulse arriving at the synchronization input of the first group rewrites the obtained value (Fig. 3d).
Последующие пачки импульсов поступают на вход декадного 12 счетчика через одновибратор 10, в результате чего в регистре 13 накапливаетс усредненное значение пеленга, которое импульсом записи (фиг. Зе) переписываетс во вторую группу элементов пам ти 22, после чего оба значени пеленга сравниваютс поразр дно дещифраторами 23 и 24.Subsequent bursts of pulses enter the input of a decade 12 counter through a one-shot 10, as a result of which register 13 accumulates an average bearing value, which is written to the second group of memory elements 22 by a write pulse (Fig. Ze), after which both bearing values are compared by decipherors 23 and 24.
В случае совпадени кодов, совпадает и выходной уровень логической единицы на выходах дешифраторов 23 и 24. Диаграмма на фиг. 3 g и fi соответствует по влению уровней логической «1 на обоих входах элементов И-НЕ 25. Таким образом, на выходе элементов И 26 формируетс уровень логического «О (фиг. 3R). В случае несовпадени уровней логических «1 на входах элементов И-НЕ 25 данного разр да, на выходе соответствующего элемента И-26 формируетс уровень логической «1. В этом случае импульсы , поступающие на счетные входы счетчиков 27 (фиг. Зе), не считаютс . В случае же совпадени информации записанной в регистры данного разр да, после каждого совпадени информации на вход счетчика 27 данного разр да поступает импульс. В результате счетчиком формируетс задержка Тзад, после которой на вход триггера 28 данного разр да поступает управл ющий период напр жени (фиг. 3л).In the case of coincidence of codes, the output level of the logical unit at the outputs of the decoder 23 and 24 is the same. The diagram in FIG. 3 g and fi correspond to the occurrence of logic levels "1 at both inputs of the elements AND-NOT 25. Thus, at the output of elements And 26, a level of logical" O (Fig. 3R) is formed. In the case of a mismatch of logic levels "1 at the inputs of the AND-HEY elements of this bit, the output level of the corresponding element I-26 forms the logic level" 1. In this case, the pulses arriving at the counting inputs of counters 27 (Fig. Ze) are not counted. In the case of coincidence of information recorded in the registers of this bit, after each match of information, an impulse is received at the input of the counter 27 of this bit. As a result, a delay Tzad is formed by the counter, after which the control voltage period arrives at the input of the trigger 28 of this bit (Fig. 3L).
До начала работы на второй вход триггера 28 поступил импульс установки (фиг. Зг). В результате на выходе триггера устанавливаетс уровень логической единицы (фиг. 3.) который поступает на вход элемента ИЛИ 29 данного разр да и на управл ющем входем элемента И данного разр да формируЦифра So и Prior to the start of the operation, a setup impulse entered the second input of the trigger 28 (FIG. G). As a result, the output of the trigger establishes the level of the logical unit (Fig. 3.) which is fed to the input of the OR element 29 of the given bit and on the control input of the AND element of the given bit of the figure So and
фиг. 2FIG. 2
етс уровень логической «1, а информаци ,The logical level is "1, and the information
записанна в регистре 1 сдвига по данномуrecorded in shift register 1 on this
разр ду, индицируетс на табло (фиг. 3f).The discharge is indicated on the scoreboard (Fig. 3f).
В случае если усреднение не произощлоIf averaging is not produced
до окончани сигнала, по окончании его компаратор 20 формирует на своем выходе уровень логической «1, поступающий на вторые входы элементов ИЛИ 29, в результате чего информаци по всем разр дам через элементы И 30 выводитс на цифровыеbefore the end of the signal, at the end of it, the comparator 20 forms at its output a logic level "1, arriving at the second inputs of the elements OR 29, as a result of which the information on all bits through the elements 30 is output to the digital
индикаторы 32. индикатор п ленгаindicators 32. indicator lenga
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU833625715A SU1167555A1 (en) | 1983-07-22 | 1983-07-22 | Device for indicating bearing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU833625715A SU1167555A1 (en) | 1983-07-22 | 1983-07-22 | Device for indicating bearing |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1167555A1 true SU1167555A1 (en) | 1985-07-15 |
Family
ID=21075778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU833625715A SU1167555A1 (en) | 1983-07-22 | 1983-07-22 | Device for indicating bearing |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1167555A1 (en) |
-
1983
- 1983-07-22 SU SU833625715A patent/SU1167555A1/en active
Non-Patent Citations (1)
| Title |
|---|
| Авторское свидетельство СССР № 892310, кл. G 01 R 13/02, 1980. Труды Государственного научно-,исследовательского института гражд,анской авиации, вып. 119, М., 1975, с. 33 (пратотип). * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4168467A (en) | Measurement of pulse duration | |
| SU1167555A1 (en) | Device for indicating bearing | |
| US4392749A (en) | Instrument for determining coincidence and elapse time between independent sources of random sequential events | |
| SU1233093A1 (en) | Device for measuring period | |
| SU966660A1 (en) | Device for measuring short pulse duration | |
| SU892335A1 (en) | Digital monitoring frequency meter | |
| SU661399A1 (en) | Digital follow-up phase meter | |
| SU676972A1 (en) | Digital harmonic signal period meter | |
| SU788026A1 (en) | Digital phase meter for measuring phase shift mean value | |
| SU1160091A1 (en) | Device for measuring lead angle of fuel feed to internal combustion engine | |
| SU1038824A1 (en) | Internal combustion engine shaft angular position marker | |
| SU1177919A1 (en) | Device for measuring aperture of eye diagram | |
| SU970266A1 (en) | Digital display of signal and reary repeated signal shape | |
| SU1439515A1 (en) | Device for registering lightnings | |
| SU1328762A1 (en) | Digital phase meter of instantaneous values | |
| SU1370754A1 (en) | Pulse monitoring device | |
| SU1008667A1 (en) | Device for measuring frequency ratio of two pulse trains | |
| SU1444776A1 (en) | Signature analyzer | |
| SU1140060A2 (en) | Device for digital representation of electric pulse shape | |
| SU968765A1 (en) | Digital device for determining speed and acceleration code | |
| SU635435A1 (en) | Arrangement for measuring the differential of two time intervals | |
| SU1566317A1 (en) | Apparatus for phase correction of sequence of time signals | |
| SU1080175A1 (en) | Shaft rotation angle encover | |
| SU1411680A1 (en) | Speed digital meter | |
| RU1789939C (en) | Device for measuring phase shift angle |