SU1166334A1 - Device for reception of discrete signals - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ПРИЕМА ДИСКРЕТНЫХ СИГНАЛОВ, содержащее четыре формировател  импульсов и четыре элемента ИЛИ, при этом выходы первого и второго формирователей импульсов под-. ключены к входам первого элемента ИЛИ, отличающеес  тем, что, с целью повышени  помехоустойчивости, в него введены два блока анализа четных посылок, два элемента НЕ, два блока анализа нечетных посылок, элемент ИЛИ-НЕ и генератор тактовых импульсов, выход которого подключен к тактовым входам первого формировател  импульсов, управл ющий вход которого соединен с первым выходом первого блока анализа нечетных посылок, второго формировател  импульсов, управл ющий вход которого соединен с первым выходом первого блока анализа четных посылок , третьего формировател  импульсов, управл ющий вход которого соединен с первым выходом второго блока анализа нечетных посылок, четвертого формировател  импульсов, управл ющий вход которого соединен с первым выходом второго блока анализа четных посылок, первого блока анализа нечетных посылок, управл ющие выходы которого соединены с управл ющими входами первого блока анализа четных посылок, второго блока анализа нечетных посылок, управл ющие выходы которого соединены с управл ющими входами второго блока анализа четных посылок, первого блока анализа четных посылок, второй выход которого соединен с первым входом второго элемента ИЛИ, и второго блока анализа четных посылок, второй выход которого соединен с первым входом третьего элемента ИЛИ и с вторым входом второго элемента ИЛИ, первый вход которого соединен с вторым входом третьего элемента ИЛИ, третий вход и выход которого соединены соответственно с вторым выходом второго блока анализа нечетных посылок и с управл ющим входом первого блока анализа нечетных посылок, к сигнальным входам которого подключены соответствующие выходы второго блока анализа нечетных посылок, сигнальные входы которого I соединены с одними выходами первого блока анализа нечетных посылок, другой вы (Л ход которого подключен к третьему входу второго элемента ИЛИ, выход которого соединен с управл ющим входом второго блока анализа нечетных посылок, первый информационный вход которого соединен с первым информационным входом второго блока анализа четных посылок и с выходом первого элемента НЕ, вход которого соединен О) с вторым информационным входом первого а блока анализа нечетных посылок и с вторым САд информационным входом первого блока анаОд 4 лиза четных посылок, первый информационный вход которого соединен с первым информационным входом первого блока анализа нечетных посылок и с сходом второго элемента НЕ, выход которого подключен к второму информационному входу второго блока анализа нечетных посылок, третий вход которого соединен с третьим входом первого блока анализа нечетных посылок, и к второму информационному входу второго блока анализа четных посылок, причем выход первого элемента ИЛИ подключен к первому входу четвертого элемента ИЛИ, второй вход которого соединен с выходомA DEVICE FOR RECEPTION OF DISCRETE SIGNALS, containing four pulse shapers and four OR elements, with the outputs of the first and second pulse shapers sub-. Connected to the inputs of the first element OR, characterized in that, in order to improve noise immunity, two even parcel analysis units, two NOT elements, two odd parse analysis units, the OR-NOT element and a clock generator, whose output is connected to the clock, are introduced into it the inputs of the first pulse shaper, the control input of which is connected to the first output of the first block of analysis of odd parcels, the second pulse shaper, the control input of which is connected to the first output of the first block of analysis of even signals the third pulse generator, the control input of which is connected to the first output of the second odd parcel analysis unit, the fourth pulse generator, the control input of which is connected to the first output of the second even parcel analysis block, the first odd parcel analysis unit, the control outputs of which are connected to the control inputs of the first even parcel analysis block, the second odd parcel analysis block, the control outputs of which are connected to the control inputs of the second even parcel analysis block The first block of analysis of even parcels, the second output of which is connected to the first input of the second OR element, and the second block of analysis of even parcels, the second output of which is connected to the first input of the third OR element and the second input of the second OR element, the first input of which is connected to the second the input of the third element OR, the third input and the output of which are connected respectively to the second output of the second analysis unit of odd parcels and to the control input of the first analysis unit of odd parcels, to the signal inputs of which The corresponding outputs of the second odd parcel analysis block are connected, the signal inputs of which I are connected to one output of the first odd parcel analysis block, the other you (L stroke of which is connected to the third input of the second OR element, the output of which is connected to the control input of the second parcel analyzer, the first information input of which is connected to the first information input of the second block of analysis of even parcels and with the output of the first element NOT, the input of which is connected to O) with the second information input of the first The second block of the analysis of odd parcels and the second CAD information input of the first block of analogue 4 even parcels, the first information input of which is connected to the first information input of the first block of analysis of odd parcels and the second element NO, the output of which is connected to the second information input of the second block analysis of odd parcels, the third input of which is connected to the third input of the first block of analysis of odd parcels, and to the second information input of the second block of analysis of even parcels, and output a first OR gate connected to the first input of the fourth OR gate, a second input coupled to an output

Description

элемента ИЛИ-НЕ, к входам которого подключены выходы третьего и четвертого формирователей импульсов, при этом первым , вторым, третьим и четвертым входами устройства  вл ютс  соответственно первый информационный вход первого блока анализа нечетных посылок, третий информационный вход первого блока анализа нечетных посылок, четвертый информационный вход первого блока анализа нечетных - посылок, который соединен с четвертым информационным входом второго блока анализа нечетных посылок, и второй информационный вход первого, блока анализа нечетных посылок, а выход четвертого элемента ИЛИ  вл етс  выходом устройства.the element OR NOT, to the inputs of which the outputs of the third and fourth pulse formers are connected, with the first, second, third and fourth inputs of the device being respectively the first information input of the first odd parse analysis block, the third information input of the first odd parcel analyzing block, the fourth information the input of the first block of the analysis of odd parcels, which is connected to the fourth information input of the second block of the analysis of odd parcels, and the second information input of the first block of the analog for odd chip, and the output of the fourth OR gate is the output device.

1one

Изобретение относитс  к технике передачи данных и может использоватьс  дл  приема дискретных сигналов в системах, работающих по двум параллельным каналам св зи.The invention relates to a data transmission technique and can be used to receive discrete signals in systems operating on two parallel communication channels.

Цель изобретени  - повышение помехоустойчивости .The purpose of the invention is to improve noise immunity.

На фиг. 1 представлена структурна  электрическа  схема предложенного устройства; на фиг. 2 - вариант выполнени  блока анализа нечетных посылок; на фиг. 3 - вариант выполнени  блока анализа четных посылок; на фиг. 4 - вариант выполнени  формировател  импульсов.FIG. Figure 1 shows the structural electrical circuit of the proposed device; in fig. 2 shows an embodiment of an analysis block of odd parcels; in fig. 3 shows an embodiment of an even parcel analysis block; in fig. 4 shows an embodiment of a pulse former.

Устройство дл  приема дискретных сигналов (фиг. 1). содержит первый 1 и второй 2 элементы НЕ, первый 3 и второй 4 блоки анализа нечетных посылок, первый 5 и второй 6 блоки анализа четных посылок, первый 7 и второй 8 элементы ИЛИ, первый 9, второй 10, третий 11 и четвертый 12 формирователи импульсов, генератор 13 тактовых импульсов, третий элемент ИЛИ 14, элемент ИЛИ-НЕ 15, четвертый элемент ИЛИ 16.A device for receiving discrete signals (Fig. 1). contains the first 1 and second 2 elements NOT, the first 3 and second 4 blocks of analysis of odd parcels, the first 5 and second 6 blocks of analysis of even parcels, the first 7 and second 8 elements OR, the first 9, second 10, third 11 and fourth 12 pulse shapers , generator 13 clock pulses, the third element OR 14, the element OR 15 NOT, the fourth element OR 16.

Блок анализа нечетных посылок (фиг. 2) содержит первый элемент ИЛИ 17, первый элемент И 18, первый 19, второй 20 и третий 21 элементы И-НЕ, элемент НЕ 22, второй элемент И 23, лервый 24, второй 25 и третий 26 триггеры, элемент ИЛИ-НЕ 27, четвертый триггер 28, третий 29, четвертый 30 и п тый 31 элемент И, второй элемент ИЛИ 32, регистр 33 сдвига, шестой элемент И 34, третий элемент ИЛИ 35, четвертый 36 и п тый 37 элементы И-НЕ, п тый триггер 38, формирователь 39 импульсов , шестой элемент И-НЕ 40, шестой триггер 41, седьмой 42, восьмой 43, дев тый 44 и дес тый 45 элементы И-НЕ, седьмой 46, восьмой 47 и дев тый 48 триггеры, формирователь 49 импульса, дес тый триггер 50, седьмой элемент И 51, одиннадцатый элемент И-НЕ 52, одиннадцатый триггер 53.The block of analysis of odd parcels (Fig. 2) contains the first element OR 17, the first element AND 18, the first 19, the second 20 and the third 21 AND-NOT elements, the HE element 22, the second element AND 23, the left 24, the second 25 and the third 26 triggers, element OR-NOT 27, fourth trigger 28, third 29, fourth 30 and fifth 31 elements AND, second element OR 32, shift register 33, sixth element AND 34, third element OR 35, fourth 36 and fifth fifth elements NAND, fifth trigger 38, shaper 39 pulses, sixth element AND-NOT 40, sixth trigger 41, seventh 42, eighth 43, ninth 44 and tenth 45 elements AND-NOT, seventh 46, Eighth and ninth 47 48 triggers the pulse generator 49, a tenth flip-flop 50, the seventh AND gate 51, the eleventh AND-NO element 52, the eleventh flip-flop 53.

Блок анализа четных посылок (фиг. 3) содержит элемент И 54, элемент ИЛИ 55, первый триггер 56, первый элемент И-НЕ 57,The block of analysis of even parcels (Fig. 3) contains the element AND 54, the element OR 55, the first trigger 56, the first element AND-NOT 57,

второй 58 и третий 59 триггеры, регистр 60 сдвига, формирователь 61 импульса сброса , четвертый триггер 62, второй 63 и третий 64 элементы И-НЕ.the second 58 and the third 59 triggers, the shift register 60, the shaper 61 of the reset pulse, the fourth trigger 62, the second 63 and the third 64 AND-NOT elements.

5 Формирователь импульсов (фиг. 4) содержит триггер 65, регистр 66, элемент И-НЕ 67.5 The pulse shaper (Fig. 4) contains a trigger 65, a register 66, an AND-NOT element 67.

Устройство работает следующим образом .The device works as follows.

Q На соответствующие входы устройства поступают информационные сигналы (фиг. 1), а на другие входы поступают единица и синхроимпульсы .Q Informational signals are received at the corresponding inputs of the device (Fig. 1), and the unit and sync pulses arrive at the other inputs.

Первые блоки 3 и 5 запускаютс  передним фронтом тактового импульса при поступлении единицы на соответствующие входы устройства. Вторые блоки 4 и 6 запускаютс  передним фронтом тактового импульса при поступлении нул  на эти же входы устройства. При этом первый 19, второй 20 и третий 21 элементы И-НЕ первого блока 3 (фиг. 2) открыты дл  прохождени  входного сигнала единицами, поступающими на их входы с соответствующего входа устройства, с выхода элемента НЕ 22 первого блока 3, с инверсного выхода п того триггера 38 второго блока 4. Соответствующие элементы И-НЕ 19-21 второго блока 4 открыты дл  прохождени  входного сигнала единицами, поступающими с устройства, с выхода элемента НЕ 22 второго блока 4, с инверсного выхода п того триггера 38 первого блока 3. Первый 5 и второй 6 блоки входным сигналом на первом тактовом интервале (период следовани  синхроимпульсов) не запускаютс  (фиг. 3), так как первые элементы И-НЕ 57 этих блоков 5 и 6 закрыты дл  прохождени The first blocks 3 and 5 are triggered by the leading edge of the clock pulse when the unit arrives at the corresponding inputs of the device. The second blocks 4 and 6 are triggered by the leading edge of the clock pulse when the zero arrives at the same inputs of the device. At the same time, the first 19, second 20 and third 21 elements AND-NOT of the first block 3 (Fig. 2) are open for passing the input signal by units arriving at their inputs from the corresponding input of the device, from the output of the HE element 22 of the first block 3, from the inverse output fifth trigger 38 of the second block 4. The corresponding elements AND-NOT 19-21 of the second block 4 are open for passing the input signal by units coming from the device, from the output of the HE element 22 of the second block 4, from the inverse output of the fifth trigger 38 of the first block 3. The first 5 and second 6 blocks of the input signal in the first clock interval (the period of the following clock pulses) are not triggered (Fig. 3), since the first AND-NOT elements 57 of these blocks 5 and 6 are closed for passing

5 входного сигнала нулевыми потенциалами, поступающими на их входы с пр мых выходов шестых триггеров 41 первого 3 и второго 4 блоков.The 5 input signals are zero potentials, arriving at their inputs from the direct outputs of the sixth triggers 41 of the first 3 and second 4 blocks.

При поступлении единицы с входа устройства, первый 24 и второй 25 триггеры первогоблока 3 устанавливаютс  в единичное состо ние по переднему фронту такто-. вого импульса. С выхода первого триггера 24 единица поступает через п тый элемент И 31 (фиг. 2), открытый по другому входу единицей, поступающей с инверсного выхода седьмого триггера 46 второго блока 4 третий элемент ИЛИ 35 на один вход седьмого элемента И-НЕ 42. Седьмой триггер 46 устанавливаетс  в единичное состо ние тактовым импульсом, поступающим на другой вход седьмого элемента И-НЕ 42. Записанна  единица продвигаетс  тактовым импульсом.When a unit arrives from the device input, the first 24 and second 25 triggers of the first block 3 are set to one on the leading edge of the clock. impulse. From the output of the first trigger 24, the unit enters through the fifth element I 31 (FIG. 2), opened at the other input by the unit coming from the inverse output of the seventh trigger 46 of the second block 4, the third element OR 35 to one input of the seventh element IS-NOT 42. Seventh the trigger 46 is set to the one state by a clock pulse arriving at the other input of the seventh IS-NOT element 42. The recorded unit is advanced by the clock pulse.

Входной сигнал с выхода первого элемента НЕ 1 по тактовому импульсу устанавливает первый 24 и второй 25 триггеры второго блока 4 в единичное состо ние . Входной сигнал,поступающий с входа устройства, по тактовому импульсу устанавливает третий триггер 26 первого блока 3 в единичное состо ние и одновременно поступает на один из входов третьего элемента И 29, на другой вход которого поступает единица с выхода второго триггера 25. Если на первый тактовый интервал не поступает единица с входа устройства, первый триггер 24 и элементы пам ти регистра 60 сдвига (фиг. 3) устанавливаютс  в исходное состо ние синхроимпульсои,, поступающим с элемента ИЛИ-НЕ 27. Единица с выхода второго элемента ИЛИ 32 поступает на один из входов четвертого элемента И-НЕ 36, закрытого дл  прохождени  тактового импульса нулевым потенциалом, поступающим на его другой вход с пр мого выхода шестого триггера 41 и на один вход п того элемента И-НЕ 37, на другой вход которого поступает тактовый импульс, который переводит четвертый 28, п тый 38 и одиннадцатый 53 триггеры в единичное состо ние (фиг. 3). С пр мого выхода п того триггера 38 единица поступает на один вход второго элемента И 23 второго блока 4, на другой вход которого поступает тактовый импульс, который устанавливает первый триггер 24 первого блока в исходное состо ние. Второй 25 и третий 26 триггеры первого блока 3 устанавливаютс  в исходное состо ние синхроимпульсом, поступающим на его сбросовый вход с выхода элемента НЕ 22. С инверсного выхода п того триггера 38 нулевой потенциал поступает на вход первого 19, второго 20 и третьего 21 элементов И-НЕ второго блока 4, запреща  прохождение входного сигнала. С выхода четвертого триггера 28 единица поступает на один.из входов регистра 33 сдвига, ,на другой вход которого поступают синхроимпульсы . С выхода первого разр да регистра 33 сдвига единица устанавливает шестой триггер 41 в единичное состо ние, а п тый триггер 38 - в исходное состо ние. С пр мого выхода восьмого триггера 47 единица поступает на один из входов седьмого элемента И 51 первого блока 3, на другой вход которого поступает единица с одиннадцатого триггера 53. С инверсногоThe input signal from the output of the first element NOT 1, according to the clock pulse, sets the first 24 and second 25 triggers of the second block 4 to one state. The input signal from the device input, on the clock pulse sets the third trigger 26 of the first block 3 into one state and simultaneously enters one of the inputs of the third element I 29, to the other input of which the unit comes from the output of the second trigger 25. If the first clock pulse the interval does not arrive at the unit from the input of the device, the first trigger 24 and the memory elements of the shift register 60 (Fig. 3) are reset to the initial state of the sync pulse, coming from the OR-NOT element 27. The unit from the output of the second element OR 32 pos falls on one of the inputs of the fourth AND-NOT element 36, closed to pass a clock pulse by zero potential, arriving at its other input from the direct output of the sixth flip-flop 41 and to one input of the fifth IS-NE element 37, to the other input of which the clock the impulse that translates the fourth 28, fifth 38 and eleventh 53 triggers into a single state (Fig. 3). From the direct output of the fifth trigger 38, the unit arrives at one input of the second element AND 23 of the second block 4, to the other input of which a clock pulse arrives, which sets the first trigger 24 of the first block to its initial state. The second 25 and third 26 triggers of the first block 3 are reset to the initial state by a clock pulse arriving at its fault input from the output of the NOT element 22. From the inverse output of the fifth trigger 38, the zero potential is fed to the input of the first 19, second 20 and third 21 I-elements NOT the second block 4, prohibit the passage of the input signal. From the output of the fourth trigger 28, the unit enters one of the inputs of the shift register 33, to the other input of which clock pulses arrive. From the output of the first bit of the shift register 33, the unit sets the sixth trigger 41 to the one state, and the fifth trigger 38 to the initial state. From the direct output of the eighth trigger 47, the unit enters one of the inputs of the seventh element I 51 of the first block 3, to the other input of which the unit arrives from the eleventh trigger 53. From the inverse

выхода восьмого триггера 47 нулевой потенциал устанавливает дес тый триггер 50 в единичное состо ние. С выхода,дес того триггера 50 единица поступает через второй элемент ИЛИ 8 (фиг. 1), третий элемент ИЛИ 35 второго блока 4 (фиг. 2) на вход седьмого элемента И-НЕ 42 этого второго блока 4, с выхода которого тактовый импульс переводит седьмой триггер 4б в единичное состо ние.the output of the eighth trigger 47, the zero potential sets the tenth trigger 50 to the one state. From the output of the tenth trigger 50, the unit enters through the second element OR 8 (Fig. 1), the third element OR 35 of the second block 4 (Fig. 2) to the input of the seventh element AND-NO 42 of this second block 4, from the output of which the clock pulse transfers the seventh trigger 4b to a single state.

С выхода элемента И 51 единица поступает на один вход элемента И 54 первого блока 5 (фиг. 3), на другой вход которого поступает единица с пр мого выхода дев того триггера 48 первого блока 3 (фиг. 2) и по тактовому импульсу первый триггер 56 устанавливаетс  в единичное состо ние. Одновременно с этим устанавливаетс  в единичное состо ние триггер 65 первого формировател  9 импульсов (фиг. 4).From the output of the element And 51, the unit arrives at one input of the element And 54 of the first block 5 (Fig. 3), to the other input of which enters the unit from the direct output of the ninth trigger 48 of the first block 3 (Fig. 2) and the first trigger through the clock pulse 56 is set to one. At the same time, the trigger 65 of the first driver 9 pulses (Fig. 4) is set to one state.

С выхода четвертого элемента И-НЕ 36 тактовый импульс устанавливает третий триггер 59 в единичное состо ние. Входной сигнал поступает с входа устройства через первый элемент И-НЕ 57, открытый единицей , поступающей на его вход с пр мого выхода шестого триггера 41 первого блока 3, второй триггер 58 первого блока 5 устанавливаетс  тактовым импульсом в единичное состо ние. С пр мого выхода регистра 60 сдвига через второй элемент И-НЕ 63 триггер 65 второго формировател  10 импульсов устанавливаетс  в единичное состо ние (фиг. 4). По переднему фронту тактового импульса на выходе первого разр да регистра 66 сдвига устанавливаетс  единица. С инверсного выхода регистра 60 сдвига нулевой потенциал переводит четвертый триггер 62 в единичное состо ние. Первый 56 второй 58 и третий 59 триггеры, регистр 60 сдвига устанавливаютс  в исходное состо ние с выхода третьего элемента И-НЕ 64. Четвертый 28 и шестой 41 триггеры, регистр 33 сдвига (фиг. 2) устанавливаютс  в исходное состо ние тактовым импульсом с выхода седьмого элемента И-НЕ 42. С выхода четвертого триггера 62 единица поступает через третий элемент ИЛИ 14 (фиг. 1), третий элемент ИЛИ 35 первого блока 3 на вход седьмого элемента И-НЕ 42 и одновременно через второй элемент ИЛИ 8, третий элемент ИЛИ 35 второго блока 4 на вход седьмого элемента И-НЕ 42. По тактовому импульсу седьмые триггеры 46 первого 3 и второго 4 блоков перевод тс  в единичное состо ние. Четвертый триггер 62 устанавливаетс  в исходное состо ние с выхода формировател  61 импульса сброса.From the output of the fourth element NAND 36, the clock pulse sets the third trigger 59 to one state. The input signal comes from the input of the device through the first AND-NOT element 57, opened by a unit, arriving at its input from the direct output of the sixth flip-flop 41 of the first block 3, the second flip-flop 58 of the first block 5 is set to a one-time clock pulse. From the direct output of the shift register 60 through the second AND-HE element 63, the flip-flop 65 of the second pulse shaper 10 is set to one state (Fig. 4). On the leading edge of the clock pulse at the output of the first bit of the shift register 66 is set to one. From the inverse of the shift register 60, a zero potential translates the fourth trigger 62 into a single state. The first 56 second 58 and third 59 triggers, the shift register 60 are reset to the initial state from the output of the third AND-64 element. The fourth 28 and sixth 41 triggers, the shift register 33 (Fig. 2) are reset to the initial state the seventh element AND-NOT 42. From the output of the fourth trigger 62, the unit enters through the third element OR 14 (Fig. 1), the third element OR 35 of the first block 3 to the input of the seventh element AND-NOT 42 and simultaneously through the second element OR 8, the third element OR 35 of the second block 4 to the input of the seventh element AND-NOT 42. In tact In the second pulse, the seventh triggers 46 of the first 3 and second 4 blocks are transferred to one state. The fourth trigger 62 is reset to the initial state from the output of the reset pulse generator 61.

Тактовые импульсы с выхода генератора 13 тактовых импульсов задают такт работы первого 9, второго 10, третьего 11 и четвертого 12 формирователей импульсов.Clock pulses from the generator output 13 clock pulses set the clock of the first 9, second 10, third 11 and fourth 12 pulse shapers.

Импульсы выходов первого элемента ИЛИ 7 (фиг. 1) и элемента ИЛИ-НЕ 15 через четвертый элемент ИЛИ 16 подаютс  на выход устройства.The pulses of the outputs of the first element OR 7 (Fig. 1) and the element OR NOT 15 through the fourth element OR 16 are fed to the output of the device.

Информационный сигнал через второй элемент НЕ 2 поступает на соответствующие выходы вторых блоков 4 и 6. Входные сигналы первого 3 и второго 4 блоков поступают на входы первого элемента ИЛИ 17, первого элемента И 18, а также на вход четвертого элемента И 30 (фиг. 2). Формирователь 39 импульсов подает импульсы на вход шестого триггера 41, на другойThe information signal through the second element NOT 2 is fed to the corresponding outputs of the second blocks 4 and 6. The input signals of the first 3 and second 4 blocks are fed to the inputs of the first element OR 17, the first element And 18, and also to the input of the fourth element And 30 (Fig. 2 ). The shaper of 39 pulses delivers pulses to the input of the sixth trigger 41, to another

ЦЗиг.1Tszig.1

вход которого подаетс  сигнал с выхода шестого элемента И-НЕ 40. Шестой элемент И 34, восьмой 43, дев тый 44, дес тый 45 и одиннадцатый обеспечивают прохождение сигналов на выходы первого 3 и второго 4 блоков. Формирователь 49 импульса сброса обеспечивает работу дес того триггера 50 (фиг. 2). Сигнал на первый элемент И-НЕ 57 (фиг. 3) поступает через элемент ИЛИ 55. Сигнал с выхода регистра 66 сдвига (фиг. 4) поступает на вход элемента И-НЕ 67, с выхода которого импульсы подаютс  на входы сброса триггера 65 и регистра 66 сдвига.the input of which is fed from the output of the sixth element AND-HE 40. The sixth element And 34, the eighth 43, the ninth 44, the tenth 45 and the eleventh ensure the passage of signals to the outputs of the first 3 and second 4 blocks. Shaper 49 pulse reset provides the tenth trigger 50 (Fig. 2). The signal to the first element AND-NOT 57 (Fig. 3) is supplied through the element OR 55. The signal from the output of the shift register 66 (Fig. 4) is fed to the input of the element AND-NE 67, from whose output the pulses are fed to the reset inputs of the trigger 65 and shift register 66.

2 32 3

77

6 56 5

Фиг.ЗFig.Z

ФигЛFy

Claims (1)

УСТРОЙСТВО ДЛЯ ПРИЕМА ДИСКРЕТНЫХ СИГНАЛОВ, содержащее четыре формирователя импульсов и четыре элемента ИЛИ, при этом выходы первого и второго формирователей импульсов подключены к входам первого элемента ИЛИ, отличающееся тем, что, с целью повышения помехоустойчивости, в него введены два блока анализа четных посылок, два элемента НЕ, два блока анализа нечетных посылок, элемент ИЛИ—НЕ и генератор тактовых импульсов, выход которого подключен к тактовым входам первого формирователя импульсов, управляющий вход которого соединен с первым выходом первого блока анализа нечетных посылок, второго формирователя импульсов, управляющий вход которого соединен с первым выходом первого блока анализа четных посылок, третьего формирователя импульсов, управляющий вход которого соединен с первым выходом второго блока анализа нечетных посылок, четвертого формирователя импульсов, управляющий вход которого соединен с первым выходом второго блока анализа четных посылок, первого блока анализа нечетных посылок, управляющие выходы которого соединены с управляющими входами первого блока анализа четных посылок, второго блока анализа нечетных посылок, управляющие выходы которого соединены с управляющими входами вто- рого блока анализа четных посылок, первого блока анализа четных посылок, второй выход которого соединен с первым входом второго элемента ИЛИ, и второго блока анализа четных посылок, второй выход которого соединен с первым входом третьего элемента ИЛИ и с вторым входом второго элемента ИЛИ, первый вход которого соединен с вторым входом третьего элемента ИЛИ, третий вход и выход которого соединены соответственно с вторым выходом второго блока анализа нечетных посылок и с управляющим входом первого блока анализа нечетных посылоц, к сигнальным входам которого подключены соответствующие выходы второго блока анализа нечетных посылок, сигнальные входы которого s соединены с одними выходами первого бло- ® ка анализа нечетных посылок, другой выход которого подключен к третьему входу второго элемента ИЛИ, выход которого соединен с управляющим входом второго блока анализа нечетных посылок, первый информационный вход которого соединен с первым информационным входом второго блока анализа четных посылок и с выходом первого элемента НЕ, вход которого соединен с вторым информационным входом первого блока анализа нечетных посылок и с вторым информационным входом первого блока анализа четных посылок, первый информационный вход которого соединен с первым информационным входом первого блока анализа нечетных посылок и с сходом второго элемента НЕ, выход которого подключен к второму информационному входу второго блока анализа нечетных посылок, третий вход которого соединен с третьим входом первого блока анализа нечетных посылок, и к второму информационному входу второго блока анализа четных посылок, причем выход первого элемента ИЛИ подключен к первому входу четвертого элемента ИЛИ, второй вход которого соединен с выходомA device for receiving discrete signals, containing four pulse shapers and four OR elements, while the outputs of the first and second pulse shapers are connected to the inputs of the first OR element, characterized in that, in order to increase noise immunity, two blocks of analysis of even parcels, two the NOT element, two blocks for analyzing the odd packages, the OR — NOT element and a clock pulse generator whose output is connected to the clock inputs of the first pulse shaper, the control input of which is connected to the first the course of the first block of analysis of odd parcels, the second pulse shaper, the control input of which is connected to the first output of the first block of analysis of even parcels, the third pulse shaper, the control input of which is connected to the first output of the second block of analysis of odd parcels, the fourth pulse shaper, the control input of which is connected to the first output of the second block of analysis of even parcels, the first block of analysis of odd parcels, the control outputs of which are connected to the control inputs of the first block analysis of even parcels, the second block of analysis of odd parcels, the control outputs of which are connected to the control inputs of the second block of analysis of even parcels, the first block of analysis of even parcels, the second output of which is connected to the first input of the second OR element, and the second block of analysis of even parcels, the second the output of which is connected to the first input of the third OR element and to the second input of the second OR element, the first input of which is connected to the second input of the third OR element, the third input and output of which are connected respectively о with the second output of the second block of analysis of odd parcels and with the control input of the first block of analysis of odd parcels, to the signal inputs of which the corresponding outputs of the second block of analysis of odd parcels are connected, the signal inputs of which s are connected to one output of the first block of analysis of odd parcels, another the output of which is connected to the third input of the second OR element, the output of which is connected to the control input of the second block of odd parcel analysis, the first information input of which is connected to the first inform the input of the second block of analysis of even parcels and with the output of the first element NOT, the input of which is connected to the second information input of the first block of analysis of odd parcels and with the second information input of the first block of analysis of even parcels, the first information input of which is connected to the first information input of the first block of analysis of odd parcels parcels and with the descent of the second element NOT, the output of which is connected to the second information input of the second block of analysis of odd parcels, the third input of which is connected to the third input m first analysis block of odd chips and to the second data input of the second analysis unit even chips, the output of the first OR gate is connected to a first input of a fourth OR gate, a second input coupled to an output SU „„1166334 элемента ИЛИ—НЕ, к входам которого подключены выходы третьего и четвертого формирователей импульсов, при этом первым, вторым, третьим и четвертым входами устройства являются соответственно первый информационный вход первого блока анализа нечетных посылок, третий информационный вход первого блока анализа не четных посылок, четвертый информационный вход первого блока анализа нечетныхSU „„ 1166334 elements OR — NOT, the inputs of which are connected to the outputs of the third and fourth pulse shapers, while the first, second, third and fourth inputs of the device are respectively the first information input of the first block of analysis of odd parcels, the third information input of the first block of analysis of odd parcels, the fourth information input of the first odd analysis block - посылок, который соединен с четвертым информационным входом второго блока анализа нечетных посылок, и второй информационный вход первого, блока анализа нечетных посылок, а выход четвертого элемента ИЛИ является выходом устройства.- parcels, which is connected to the fourth information input of the second odd parcel analysis unit, and the second information input of the first, odd parcel analysis unit, and the output of the fourth OR element is the output of the device.