SU1156078A1 - Device for exchanging data between controlled object and electronic computer - Google Patents
Device for exchanging data between controlled object and electronic computer Download PDFInfo
- Publication number
- SU1156078A1 SU1156078A1 SU833533969A SU3533969A SU1156078A1 SU 1156078 A1 SU1156078 A1 SU 1156078A1 SU 833533969 A SU833533969 A SU 833533969A SU 3533969 A SU3533969 A SU 3533969A SU 1156078 A1 SU1156078 A1 SU 1156078A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- inputs
- input
- outputs
- control
- Prior art date
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМАЦИЕЙ МЕЩУ ОБЪЕКТОМ КОНТРОЛЯ И . ЭЛЕКТРОННОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНОЙ, содержащее буферную пам ть, адресные входы которой подключены к выходу счетчика, двунаправленный коммутатор , перва группа информационных входов-вькодов которого соединена с группой информационных входов-выходов объекта контрол , а втора группа информационных входов-выходов с группой информационных, адресных и управл ющих шин электронной вычислительной машины, адаптер пам ти, отличающеес тем, что, с целью сокращени оборудовани , устройство содержит блок установки режима контрол , блок управлени пам тью, регистр режима, причем блок управлени пам тью содержит дешифратор , элементы НЕ, И-НЕ, первый и второй выходы дешифратора соединены с первыми входами первого и второго элементов И, вторые входы которых соединены с третьим выходом дешифратора , а выходы - с первыми входами соответственно третьего и четвертого элементов И-НЕ, выходы которых соединены с первым и вторым входами п того элемента И-НЕ, вькод которого соединен с первым входом шестого элемента И-НЕ, выходы первого и второго элементов НЕ соединены с первым и вторым входами седьмого элемента И-НЕ, выход второго элемента НЕ соединен с вторыми входами третьего и четвертого элементов И-НЕ, выход третьего элемента НЕ соединен с Третьим входом четвертого элемента И-НЕ, выход второго элемента И-НЕ и выход четвертого элемента НЕ соединены с первым и вторым входами восьмого элемента И-НЕ, выход которого соеди (Л нен с третьим входом п того элемента И-НЕ, четвертый вход которого соединен с выходом дев того элемента И-НЕ, входами соединенного с выходами п того и шестого элементов НЕ, выходы шестого и седьмого элементов И-НЕ соединены с первым и вторым входами дес того элемента И-НЕ, выход котоел рого соединен с первьм входом одинOi надцатого элемента И-НЕ, второй и о третий входы которого соединены соответственно с выходом шестого эле00 мента НЕ и четвертыкг выходом дешифратора , входы которого соединены с выходами разр дов выбора типа контрольной информации регистра режима, входы первого, второго, третьего и четвертого элементов НЕ соединены соответственно с выходами чтени и записи группы выходных управл ющих шин электронной вычислительной машины , выходы шестого, седьмого и де того элементов И-НЕ соединены соответственно с входами записи.DEVICE FOR THE EXCHANGE OF INFORMATION TO THE POLE OF CONTROL AND. ELECTRONIC COMPUTING MACHINE containing a buffer memory, the address inputs of which are connected to the counter output, a bi-directional switch, the first group of information inputs-codes of which is connected to the group of information inputs-outputs of the control object, and the second group of information inputs-outputs with a group of information, address and control buses of an electronic computer, a memory adapter, characterized in that, in order to reduce the equipment, the device comprises a control mode setting unit, a unit memory management register mode, and the memory management unit contains a decoder, elements NOT, AND-NOT, the first and second outputs of the decoder are connected to the first inputs of the first and second elements AND, the second inputs of which are connected to the third output of the decoder, and the outputs - the first inputs of the third and fourth elements NAND, respectively, whose outputs are connected to the first and second inputs of the fifth element NAND, whose code is connected to the first input of the sixth element NAND, the outputs of the first and second elements are NOT connected to the first and the second inputs of the seventh NAND element, the output of the second element is NOT connected to the second inputs of the third and fourth NAND elements, the output of the third element is NOT connected to the Third input of the fourth NAND element, the output of the second NAND element and the output of the fourth element connected to the first and second inputs of the eighth element AND-NOT, the output of which is connected (L nen with the third input of the fifth element AND-NOT, the fourth input of which is connected to the output of the ninth element AND-NOT, inputs connected to the outputs of the fifth and sixth elements NOT, the outputs are sixth About and the seventh elements of the NAND are connected to the first and second inputs of the tenth element of the NAND, the output of which is connected to the first input of one Oi of the eleventh element of NAND, the second and about the third inputs of which are connected respectively to the output of the sixth element NOT and quarter the output of the decoder, the inputs of which are connected to the outputs of the bits for selecting the type of control information of the mode register, the inputs of the first, second, third and fourth elements are NOT connected respectively to the read and write outputs of the group of control output buses constant computer, the outputs of the sixth, seventh and de of AND-NO elements are connected respectively to record inputs.
Description
чтени и блокировки записи буферной пам ти, выход шестого элемента НЕ соединен со стробирующим входом п того элемента НЕ и четвертым входом одиннадцатого элемента И-НЕ, выход которого соединен со счетным входом счетчика, при этом блок установки режима контрол содержит четыре триггера , элементы И, И-НЕ, И-ИЛИ-НЕ, S-вход первого триггера и первый вхо первого элемента И подключены к йшне общего сброса устройства, С-вход первого триггера подключен к выходу элемента И-НЕ, а его R-вход и D-вход третьего триггера соединены с выходами разр дов режимов блокировки регистра режима, D-вход первого триггера и первый вход элемента И-ИЛИ-НЕ соединены с единичным выходом второго триггера, нулевой выход которого соединен с вторьм входом шестого элемента И-НЕ блока управлени пам тью, первьй вход элемента ИНЕ и второй вход элемента И-ИЛИ-НЕ соединены с щной синхронизации электронной вычислительной машины, второй вход элемента и R-вход второго триггера соединены с выходом подтверждени захвата щин электронной вычислительной машины, С-вход второго триггера соединен с выходом второго элемента И, первый вход которого соединен с вькодом переполнени счетчика, а второй вход через первый элемент НЕ соединен с выходом коммутатора, С-вход третьего триггера соединен с вькодом третьего элемента И, первый и второй входы которого и второй вход первого элементаread and write lock of the buffer memory; the output of the sixth element is NOT connected to the gate input of the fifth element NOT and the fourth input of the eleventh NAND element, the output of which is connected to the counting input of the counter, and the control setting unit contains four triggers, AND elements, AND-NOT, AND-OR-NOT, S-input of the first trigger and the first input of the first element AND are connected to the total reset of the device, C-input of the first trigger is connected to the output of the NAND element, and its R input and D input the third trigger is connected to the outputs of the bits of the mode By locking the mode register, the D-input of the first trigger and the first input of the AND-OR-NOT element are connected to the single output of the second trigger, the zero output of which is connected to the second input of the sixth AND-NOT element of the memory management unit, the first input of the IED element and the second input the element AND-OR-NOT is connected to the synchronous synchronization of the electronic computer, the second input of the element and the R-input of the second trigger are connected to the output of the confirmation of capture of the electronic computer, the C-input of the second trigger is connected to the output of the second element a AND, the first input of which is connected to the counter overflow code, and the second input is NOT connected to the switch output through the first element, the third trigger input C-input is connected to the third AND code of the third element, the first and second inputs of which and the second input of the first element
И соединены с выходами управлени захватом шин группы управл ющих шин электрон::ой вычислительной машины, R-вход третьего триггера соединен с выходом элемента И-ИЛИ-НЕ, третий вход которого через второй элемент НЕ соединен с шиной общего сброса устройства, выход первого элемента И соединен с S-входом четвертого триггера, С-вход которого соединен с нулевым выходом первого триггера, который соединен с входом блокировки коммутатора, выход третьего триггера соединен с входом запроса захвата шин электронной вычислительной машины , выход четвертого триггера соединен с первым управл ющим входом коммутатора., второй, третий и четвертый управл ющие входы которого соединены соответственно с выходом счетчика , выходом управлени записью и управл ющим выходом адаптера пам ти, информационные входы и выходы буферной пам ти соединены с информационными входами и выходами электронной вычислительной машины, входы сброса счетчика, регистра режима, адаптера пам ти соединены с шиной общего сброса устройства, информационньй и управл ющий входы регистра режима подключены к информационной и управл ющей шинам электронной вычислительной машины, входы блокировки записи, пуска и синхронизации адаптера пам ти соединены соответственно с вькодом переполнени счетчика, шинами подтверждени захвата щин и синхронизации электронной вычислительной машины .And connected to the control outputs of the busbar capture of a group of control buses of the electronic :: th computer, the R-input of the third trigger is connected to the output of the AND-OR-NOT element, the third input of which is NOT connected to the general reset of the device through the second element, the output of the first element And connected to the S-input of the fourth trigger, the C-input of which is connected to the zero output of the first trigger, which is connected to the lock input of the switch, the output of the third trigger is connected to the input of the bus seizure request of the electronic computer, the output A second trigger is connected to the first control input of the switch. The second, third, and fourth control inputs of which are connected respectively to the counter output, the write control output, and the control output of the memory adapter, the information inputs and outputs of the buffer memory are connected to the information inputs and outputs the electronic computer, the reset inputs of the counter, the mode register, the memory adapter are connected to the general reset bus of the device, the information and control inputs of the mode register are connected to the information onnoy and control buses electronic computer, inputs a write lock, starter and synchronization adapter memory are connected respectively to vkodom overflow counter tires acknowledgment Shin capture and synchronize electronic computer.
1one
Изобретение относитс к вычислительной технике и может быть использовано дл проверки работоспособноети и диагностики неисправностей цифровьгх модулей микро-ЭВМ.The invention relates to computing and can be used to verify the operability of the network and diagnose malfunctions of digital microcomputer modules.
Цель изобретени - сокращение оборудовани устройства контрол . ;The purpose of the invention is to reduce the equipment of the control device. ;
На фиг. 1 изображена схема устройства дл обмена информацией между объектомконтрол и электронной вычислительной ма 1шной (ЭВМ); на фиг.2 схема блока установки режима контрол ; на фиг. 3 - схема блока управлени пам тью.FIG. 1 shows a diagram of the device for the exchange of information between the object of control and the electronic computing machine (computer); Fig.2 is a block diagram of the installation of the control mode; in fig. 3 is a diagram of a memory management unit.
Устройство содержит буферную пам ть 1, счетчик 2, адаптер 3 пам ти,The device contains a buffer memory 1, a counter 2, a memory adapter 3,
двунаправленньм коммутатор 4, втора группа входов-выходов которого соединена с соответствующими информационнь ми 5, адресными 6 и управл ющими 7 шинами электронной вычислительнойbidirectional switch 4, the second group of inputs and outputs of which are connected to the corresponding information 5, address 6 and control electronic buses 7
машины, а перва группа 8 входоввыходов - с соответствующими входамивыходами объекта контрол , регистр 9 режима, блок 10 установки режима блок 11 контрол , олок п управлени пам тью шину 12 выборки, пмну 13 установки, шину 14 запрета, шины 15 и 16 поддержани захвата шин процессора устройства и испытуемого процессора, шины 17 и 18 запроса захвата шин процессора устройства и испытуемого процессора, шину 19 блокировки, шину 20 синхронизации, шину 21 переполнени , шину 22 сопр жени , служебную шину 23, шину 24 управлени буферной пам тью, шину 25 управлени испытуемой пам тью, шину 26 строба пам ти, шину 27 адресации буферной пам ти, шину 28 единичного приращенна счетчика , шину 29 сброса, шину 30 управлени захватом. Схема блока установки режима контрол (фиг. 2) включает триггер 31 блокировки, вспомогательный триггер 32, триггеры 33 и 34 запроса отключени процессора ЭВМ и испытуемого процессора, логические элементы 2И-НЕ 35 и 36, 2И 37-39, 2-2И-ИЛИ-НЕ 40, инвертор 41. По шине 13 установки в блок.15 поступает содержимое разр дов 42.и 43 регистра режима 9, определ ющих программную установку режимов блоки ровки и отключени процессора соответственно , а по шине 30 управлени - сигналы Ком.ЗП.ВУ 44, ВК РР (выбор регистра 9 режима)45 формируемые процессором ЭВМ на шине 7 управлени , и сигнал ВК(х) 46. (выбор триггера 34 запроса отключени испытуемого процессора), формируемый испытуемым процессором и поступающий из коммутатора 4 на пшну управлени ; Схема блока управлени пам тью (фиг. 3) включает дешифратор 47, ин верторы 48-53, элементы ЗИ-НЕ 54 и 55, элементы 2И-НЕ 56-62, элемент 4И-НЕ 63, элемент 2-2И-2ИЛИ-НЕ 64, шину Земли 65. По шине 13 выборки поступает содержимое разр дов 66, 6 и 68 регистра 9 режима, определ ющи выбор типа контрольной информации. По шине 22 сопр жени поступают сиг налы Прием (затрат вьдачи данных) 69, БК БП (выбор буферной пам ти 70,Выборка 71 (идентификатор цикл выборки команды), Вьщача 72 (запи в пам ть). По служебной шине 23 поступают сигналы Выдача ФТ 73 (запись в бу84 . ерную пам ть 1 во врем контрол модулей пам ти) и СЧ+1 74 (единичное приращение счетчика 2). Блок вырабатывает сигналы управлени буферной пам тью 1: Прием БП 75, ЗП.ЧТ.БП 76 (строб выбора пам ти) и Выдача БП 77, - поступаю1гще на шину 24. Работу устройства рассмотрим на примере его вьшолнени на базе микропроцессорного комплекта К580. В устройстве реализуетс : самотестирование модулей, содержащих микропроцессор путем подключени испытуемого модул к системным шинам данных адреса и управлени (т.е. испытуемый микропроцессор получает возможность доступа к пам ти устройства дл выполнени программ самопроверки); протоколирование функционировани испытуемых модулей путем автоматической последовательной записи информации, циркулирующей во врем тестировани по шине данных, в буферную пам ть в одном из режимов записи только команд , только данных, команд и данных, данных из испытуемой пам ти; тестирование и обработка результатов тестировани разделены во времени, что позвол ет проводить проверку на рабочей частоте (при одинаковой рабочей частоте всего устройства и испытуемых модулей) и разрабатывать гибкие алгоритмы диагностировани на основе обработки протоколов функционировани . Испытуемый модуль микро-ЭВМ подключаетс к входным контактам кo Iмyтатора 4. После включени питани устройства процессор ЭВМ автоматически осуществл ет сброс всего устройства по шине 29, и блок 15 вырабатывает сигнал блокировки шины 19 коммутатора 4 (фиг. 2), обеспечивающий отключение испытуемого модул от системных шин данных 5, адреса 6 и управлени 7. Процессор ЭВМ опрашивает пульт управлени (не показан), на котором оператор набирает код провер емого модул . В зависимости от полученной информации возможны следующие режимы работы процессора ЭВМ. При контроле модулей, содержащих микропроцессор, происходит переход в состо ние захвата шин (т.е. в третье состо ние, эквивалентное отключению от системных шин 5, 6 и 7) сброс блокировки 19 коммутатора 4 и инициирование запуска тест-программ испытуемого микропроцессора. При контроле модулей пам ти осуществл етс переход в состо ние захвата шин сброс блокировки шины 19 и инициирование запуска адаптера 3 пам ти, фор мирующего контролирующий тест пам ти а при контроле интерфейсных модулей сброс блокировки шины 19 и генерирование контролирунщих тестов. Общее управление режимами устройства обеспечивает регистр 9 режима, загружаемый программно по шине данны 5. Перва группа 12 разр дов регистра 9 режима кодирует режимы Ч-естировани и обработки протоколов (диагностика ) и тип информации, записывае мой в буферную пам ть 1 (т.е. содержимое протокола), втора группа 13 разр дов предназначена Дл программной самоустановки процессора ЭВМ в режим захвата шин и сброса блокировк шины 19 коммутатора 4. Процесс контрол и диагностики требует многократного автоматическог переключени процессора ЭВМ из актив ного состо ни в пассивное (захват ишн) . И наоборот, с целью фор№ ровани и обработки протоколов в соответтзо ствии с алгоритмами контрол и диагноза в состав устройства входит блок 15 задани режима контрол (фиг. 2), основньми режимами работы послед него вл ютс : установка начальнсй блокировки шины 19 при включении питани устройства или системном сбросе; уход на режим самоконтрол испытуемого модул с микропроцессором; выход из режима самоконтрол по сигналу ВК(х) 46 (запрос испытуемого микропроцессора на самоотключение путем перехода в состо ние захвата шин); выход из режима самоконтрол по сигналу 21 переполнени счетчика 2 (переполнение буферной пам ти 1); программный сброс блокировки шины 19.: В первбм режиме сигнал Сброс 29 устанавливает ннверсйьй выход тригге ра 31 блокировки в единичное состо ние , т.е. формируетс сигнал Блокировка 19 и режим захвата шин испытуемогоцикропроцессора (единичный сиг нал. Захват (х) 18 формируетс на элементе 2И 39 и триггере 34) , одновременночерез элементы 41 и 40 устанав лива логический О на выходе триг1 8 гера 33, фиксирующего отсутствие захвата шин процессора ЭВМ. Таким образом, по сигналу Сброс осуществл етс блокировка коммутатора 4, захват шин испытуемого микропроцессора и разрешение работы процессора ЭВМ. Во втором режиме процессор ЭВМ по сигналу Ком.ЗП.ВУ 44 (запись во внешнее устройство) загружает в регистр 14 режима управл ющее слово, содержащее единицу в разр де, соответствующем запросу на захват шин процессора ЭВМ, и по заднему фронту синхроимпульса, вырабатываемого элементами 2И 37, по сигналам Ком.ЗП.ВУ 44 и ВК РР 45 эта единица, поступающа в блок 15 по шине 13 (сигнал запроса 43), загружаетс в триггер 33 и на его выходе вырабатываетс единичный сигнал Захват 17, поступающий в процессор ЭВМ. При переходе к выполнению следующей команды процессор ЭВМ анализирует сигнал Зарсват 17 и вырабатывает сигнал Под 15, дентифицирутверждение захвата ющий его переход в отключенное состо ние . Сигнал Подтверждение захвата 15 стробируетс на элементе 2И-НЕ 35 тактсвьм синхроимпульсом 20, перебрасывающим триггер 31 блокировки в инверсное состо ние, т.е. осуществл етс сброс блокировки (установка сигнала Блокировка 19 в единичное состо ние ) и одновременно сброс захвата шин испытуемого микропроцессора путем записи в триггер 33 нул по фронту сигнала Блокировка 19. Таким.образом , во втором режиме последовательно вырабатываютс сигналы: Захват 17 (единица), Подтверждение захвата 15 (единица), Блокировка 19 (единица), Захват (х) 18 (ноль) обеспечивакнцие переход к самоконтролю . Третий и четвертый режим используютс дл нормального и аварийного выхода из режима самоконтрол . В случае исправной работы испытуемого процессора (третий режим) им вьтолн етс программа самопроверки, причем последней командой программы вл етс команда загрузки триггера запроса захвата вти 33. По этой команде формируетс нулевой сигнал ВК(х) 46, поступающий по шине 30, который и устанавливает триггер 33 в единичное состо ние, т.е. вырабатываетс единичньй сигнал Захват (х) 18. Сигнал Захват (х) 18 через коммутато 4 поступает на испытуемый процессор который вьфабатывает единичньй поте циал Подтверждение захвата (х) 16 идентифицирукшщй отключение испытуе мого процессора, по положительному фронту которого перебрасываетс в единицу триггер 32, а в следующем такте по заднему фронту сигнала 20 триггер 3t блокировки (установка си нала Блокировка 19 в ноль) и триггер 33 (установка сигнала Захв 17 в ноль). В случае наличи неисправностей испытуемом процессоре (четвёртый ре жим) он будет выполн ть вместо программы самопроверки случайньй набор функций, представл ющих собой искаженную интерпретацию программы само проверки. В состо нии счета неиспра ный процессор может находитьс неограниченное врем до момента случай ного выполнени команды останова. Одновременно в буферной пам ти 1 фрр мируетс протокол вьшолн емых испытуемым процессором операций. Полное заполнение буферной пам ти 1 идентиф цируетс импульсом Переполнение 2 вырабатываемым счетчиком 2. Этот импульс отрицательной пол рности через злемент 2И 38 поступает на синхровход триггера 32 и перебрасывает его в единицу. Дальнейша установка Сигналов Впокировка 19 и Захват 17 осуществл етс аналогично третьему режиму. В п том режиме процессор ЭВМ по сигналу Ком.ЗП.ВУ 44 загружает в регистр 9 режима управл ющее слово, содержащее ноль в разр де, соответствующем сбросу блокировки, и по заднему фронту указанного сигнала этот ноль, поступающий в блок 15 по шине 13 (сигнал 42 сброса блокировки ), устанавливает инверсный вько триггера 31 блокировки в единицу, т.е. осуществл ет выработку единичного сигнала Блокировка 19. Основньм назначением блока 11 управлени пам тью (фиг. 3) вл етс выработка, сигналов управлени буферной пам тью Т в зависимости от режима контрол , задаваемого первой груп пой разр дов 66, 67 и 68 регистра 9 режима по шине 12. Дл организации гибкого процесса контрол и диагности ровани блок 11 управлени пам тью реализует: запись только команд (используетс дл контрол правильности выполнени программ самоконтрол используемого процессора); запись только данных (используетс дл контрол правильности выполнени команд испытуемым процессором) , последовательную запись команд и данных (используетс при пошаговом контроле выполнени программы, а также в специальных режимах диагностики); запись данных при тестировании пам ти (используетс при проверке плат пам ти); чтение содержимого буферной пам ти (используетс при обработке протоколов проверки испытуемых модулей). В первых четырех режимах единичный потенциал ВК БП 68, поступающий по шине 22 на вход инвертора 58 удерживает в единице сигнал Прием БП 75, настраивающий входные драйверы буферной пам ти 1 на прием информации , а сигнал ЗП.ЧТ.БП 76 повтор ет сигнал Вьщача БП 77. В первом режиме - комбинада 111 (66,67,68) - нулевой потенциал на выходе A3-дешифратора 47 устанавливает выход элемента 56 в единицу, одновременно единичные потенциалы остальных выводов дешифратора 47 устанавливают выходы элементов 55, 58 и 59 в единицу. В первом цикле вьптолНени любой команды процессор ЭВМ вырабатывает сигнал Прием на шине 22. Во втором режиме - комбинаци 001 - вырабатываетс нулевой потен ал на выходе В1 депптфратора 47. Запись в буферную пам ть 1 осуществл етс либо в момент поступлени из процессора ЭВМ сигнала Прием 70, если сигнал Выборка 71 равен нулю, пибо сигнала Вьщача 72. В третьем режиме - комбинаци 010- вырабатываетс кулевой потенциал на выходе В2 дешифратора 47. Запись в буферную пам ть 1 осуществл етс в момент поступлени из про- цессора ЭВМ сигналов Прием 70 и Выдача 72 аналогично первому и второму режимам. В четвертом режиме - комбинаци 011- вьфабатьшаетс нулевой потенциал на выходе ВЗ дешифратора 47. Заись в буферную пам ть 1 осуществл тс в момент поступлени из адаптеpa 3 пам ти единичного сигнала Выдача ФТ 73 по шине 23. В п том режиме - комбинаци 100 ни один из задействованных выходов дешифратора 47 не выбираетс , а сигнал Выдача БП 77 устанавливаетс в единицу. По команде Чтени внешнего устройства процессор ЭВМ вырабатыва ет нулевые сигналы Прием 70 и ВК БП 69, поступающие через инверторы 48 и 49 на элемент 2И-НЕ 60, на выходе которого формируютс нулевые сигналы При,ем ВП 7 и через элемент 2И 62 ЗП.ЧТ.БП 76 идентифицирующие чтение из буферной пам тей 1 . Дл предотвращени искажени гтро токола функционировани испытуемого модул при аварийном выходе из тестировани и дл организации самоконтрол всего устройства используетс сигнал запрет 14, вырабаты ваемый блоком 15. Нулевой сигнал запрет 14, поступа на вход элемента 2И-НЕ 61, устанавливает сигФиг .1 нал Выдача БП 77 в единицу, темсамым блокиру запись в буферную пам ть 1. Блок 11 управлени пам тью осуществл ет также выработку нулевого, сигнала 28 единичного приращени счетчика 2 на элементе 64 в мультиплексном режиме; либо по сигналу ЗП.ЧТ.БП 76, либо по сигналу дача ФТ 74. Таким образом, по каждому заднему (положительному) фронту сигнала единичного приращени 28 (т.е. в момент окончани очередной записи в буферную пам ть 1) содержимое счетчика 2 увеличиваетс на единицу . Дл организации контрол модулей пам ти на рабочей частоте устройства используетс адаптер 3 пам ти и счетчик 2. Адаптер пам ти 3 обеспечивает формирование сигналов управлени испытуемой пам тью по алгоритму теста Марш. При этом содержимое счетчика 2 вьцхаетс на испытуемую пам ть через коммутатор 4.machines, and the first group of 8 inputs and outputs - with the corresponding inputs and outputs of the control object, mode register 9, mode setting unit 10 control unit 11, memory management bus sampling bus 12, installation unit 13, prohibition bus 14, bus support 15 and 16 device processor and processor under test, bus 17 and 18 request for capturing the device processor bus and processor under test, lock bus 19, synchronization bus 20, overflow bus 21, interface bus 22, service bus 23, buffer memory management bus 24, control bus 25 sp Tui memory bus, the memory gate 26, bus 27, buffer memory address bus, the unit 28 increments the counter reset bus 29, control bus 30 capture. The control unit installation block diagram (Fig. 2) includes a blocking trigger 31, an auxiliary trigger 32, triggers 33 and 34 of a request for shutting down the processor of the computer and the processor under test, logic elements 2I-HE 35 and 36, 2I 37-39, 2-2I-OR -NE 40, inverter 41. The bus 13 of the installation in block 15 receives the contents of bits 42. and 43 of the mode register 9, which determine the program setting of the processor locking and turning off the processor, respectively, and the bus 30 of the control - signals Kom.ZP. WU 44, VK RR (selection of register 9 modes) 45 formed by a computer processor on control bus 7, signal VC (x) 46. (selection request latch 34 turning off the test processor) generated test processor and supplied from the switch 4 to the control pshnu; The memory management block diagram (Fig. 3) includes a decoder 47, invertors 48-53, elements ZI-NO 54 and 55, elements 2I-NO 56-62, element 4I-NO 63, element 2-2I-2, OR-NOT 64, Earth bus 65. The contents of bits 66, 6, and 68 of mode register 9, which determine the choice of the type of control information, are fed in via bus 13 of the sample. Acceptance signals (data outlays) 69, ACU BP (selection of buffer memory 70, Sample 71 (identifier of the command retrieval cycle), Service 72 (write to memory). Signals are received via service bus 23 FT 73 (writing to the buffer 84. Serial memory 1 during the monitoring of the memory modules) and MF + 1 74 (unit increment of the counter 2). The unit generates signals to control the buffer memory 1: Receiving the BP 75, CH.CFTPB 76 ( strobe memory selection) and the Issuance of the BP 77, - enters 1 bus on the bus 24. Consider the operation of the device on the example of its implementation on the basis of microprocessor About the K580 kit. The device implements: self-testing of modules containing a microprocessor by connecting the module under test to the system address and control data buses (i.e. the microprocessor under test can access the device’s memory to perform self-test programs); sequential recording of information circulating during testing on the data bus to the buffer memory in one of the modes of recording only commands, only data, command and data from test memory; Testing and processing of test results are separated in time, which allows testing at the operating frequency (at the same operating frequency of the entire device and the modules under test) and developing flexible diagnostic algorithms based on the processing of the operation protocols. The microcomputer module under test is connected to the input pins of the commutator 4. After powering on the device, the computer processor automatically resets the entire device via bus 29, and block 15 generates a bus 19 lock signal from switch 4 (Fig. 2), which ensures disconnection of the module under test system data bus 5, addresses 6 and control 7. The computer processor polls the control panel (not shown), where the operator dials the code of the module under test. Depending on the information received, the following modes of operation of a computer processor are possible. When the modules containing the microprocessor are monitored, the bus goes to the bus seizure state (i.e., the third state equivalent to disconnecting from the system buses 5, 6 and 7) the lock 19 of the switch 4 is reset and the test programs of the microprocessor are triggered. When the memory modules are monitored, the bus seizure reset locks the bus 19 and initiates the launch of the memory adapter 3, which forms the monitoring memory test while monitoring the interface modules and resetting the bus locking 19 and generating the control tests. The general control of the device modes provides the mode register 9, which is loaded by software over the data bus 5. The first group of 12 bits of the mode register 9 codes the modes of testing and processing protocols (diagnostics) and the type of information recorded in the buffer memory 1 (i.e. contents of the protocol), the second group of 13 bits is intended for software self-installation of the computer processor in the bus capture mode and resetting the bus lock of the switch 19 4. The process of monitoring and diagnostics requires multiple automatic switching of the computer processor and Nogo active state to a passive (capture ishn). Conversely, for the purpose of shaping and processing protocols in accordance with the control and diagnosis algorithms, the device includes a control mode setting unit 15 (Fig. 2), the main modes of operation of the latter are: setting the initial bus lock 19 when power is turned on device or system reset; withdrawal of the test module self-monitoring mode with a microprocessor; exit from the self-control mode by the VK (x) 46 signal (request of the microprocessor under test for disconnection by switching to the busbar capture state); exit from the self-monitoring mode by the overflow signal 21 of the counter 2 (buffer memory 1 overflow); software reset of bus 19 lock: In the first mode, the Reset signal 29 sets the reverse output of the lock 31 trigger to one, i.e. A signal is generated. Block 19 and the capture mode of the tires of the cyclotor processor being tested (single signal. Capture (x) 18 is formed on element 2I 39 and trigger 34), at the same time elements 41 and 40 of the set O on output trig1 8 Gera 33 fixing the absence of processor buses COMPUTER. Thus, the Reset signal blocks the switch 4, seizes the tires of the microprocessor under test, and enables the computer processor to work. In the second mode, the computer processor on the signal Kom.ZP.VU 44 (recording to an external device) loads into the mode register 14 a control word containing a unit in the bit corresponding to the request for the capture of tires of the processor of the computer and on the trailing edge of the sync pulse generated by the elements 2 and 37, according to the signals of Com.WHL.RTU 44 and VK RR 45, this unit, which enters block 15 via bus 13 (request signal 43), is loaded into trigger 33, and at its output, a single signal is generated. An encoder 17 enters into a computer processor. Upon transition to the execution of the next command, the computer processor analyzes the signal Zarsvat 17 and generates a signal Under 15, identifying the confirmation that captures its transition to the disabled state. Signal Confirmation of the grip 15 is gated on the element 2I-NO 35 clocks with a sync pulse 20, throwing the locking trigger 31 into an inverse state, i.e. the lock is reset (setting the signal of Lock 19 to one) and simultaneously resetting the tire capture of the microprocessor under test by writing to trigger 33 zero on the leading edge of the signal of Lock 19. Thus, in the second mode, the signals are generated: Capture 17 (one), Confirmation of capture 15 (unit), Lock 19 (unit), Capture (x) 18 (zero) ensure the transition to self-control. The third and fourth modes are used for normal and emergency exit from the self-monitoring mode. In the case of a working processor under test (third mode), the self-test program is executed, and the last command of the program is the command to load the capture request trigger 33. This command generates a zero signal VK (x) 46 received via bus 30, which sets the trigger 33 is in one state, i.e. Capture (x) 18 signal is generated. Capture signal (x) 18 through commutator 4 is fed to the processor under test which has accumulated a unit capacity Confirmation of capture (x) 16 identifying the tripping of the processor under test, on the positive front of which the trigger 32 is thrown into one unit, in the next clock cycle on the trailing edge of the signal 20, the blocking trigger 3t (setting the signal to Block 19 to zero) and the trigger 33 (setting the signal to Capture 17 to zero). In the event that the processor under test fails (fourth mode), it will perform a random set of functions instead of the self-test program, which represent a distorted interpretation of the self-test program. In the counting state, a non-corrupted processor can be indefinitely until a random stop command is executed. At the same time, the protocol of operations performed by the processor under test is framed in the buffer memory 1. The complete filling of the buffer memory 1 is identified by a pulse. Overflow 2 is generated by the counter 2. This pulse of negative polarity through the element 2 and 38 enters the synchronous input of the trigger 32 and transfers it to the unit. Further installation of the Signals 19 and 19 Capture 17 is carried out similarly to the third mode. In the fifth mode, the computer processor sends a control word to the mode register 9, containing a zero in the bit corresponding to the lock release, and on the falling edge of the indicated signal, into the mode register 9 via the bus 13 ( blocking reset signal 42), sets the inverse of the lock trigger 31 to one, i.e. produces a single signal Lock 19. The main purpose of the memory control block 11 (Fig. 3) is to generate control signals for the buffer memory T depending on the control mode specified by the first group of bits 66, 67 and 68 of mode 9 bus 12. For organizing a flexible monitoring and diagnostics process, memory management unit 11 implements: recording only commands (used to monitor the correctness of the execution of programs by the self-monitoring of the processor used); recording only data (used to control the correctness of command execution by the processor under test), sequential recording of commands and data (used for step-by-step monitoring of program execution, as well as in special diagnostic modes); data recording during memory testing (used when checking a memory card); reading the contents of the buffer memory (used when processing the test protocols of the tested modules). In the first four modes, the unit potential VC BP 68, which is fed through bus 22 to the input of inverter 58, holds the signal unit to unit, Receive BP 75, tunes the input drivers of the buffer memory 1 to receive information, and the ZP.ChTP signal. 76 repeats BP 77. In the first mode, the 111 combination (66.67.68), the zero potential at the output of the A3 decoder 47 sets the output of element 56 to one, while the unit potentials of the remaining outputs of the decoder 47 set the outputs of elements 55, 58 and 59 to one. In the first cycle, any computer processor generates a signal on the bus 22. In the second mode - a combination 001 - produces a zero potential at output B1 of the deptfrarator 47. Writing to the buffer memory 1 occurs either at the moment when the signal from the processor receives the signal 70 if signal Sample 71 is zero, or signal is signal 72. In the third mode — the combination 010 — produces a cool potential at output B2 of the decoder 47. Writing to buffer memory 1 takes place at the moment the computer receives signals 70 and Extras. and 72 is similar to the first and second modes. In the fourth mode, the combination 011-, the zero potential at the output of the OT of the decoder 47 is entered. The buffer memory 1 is stored at the moment when a single signal is received from the adapter 3 of the memory FL through the bus 23. In the fifth mode, the combination 100 none Out of the active outputs of the decoder 47 is not selected, and the signal Issue BP 77 is set to one. On command of the external device readout, the computer processor generates zero signals Receive 70 and VC PSUs 69, coming through inverters 48 and 49 to element 2I – NE 60, at the output of which zero signals are generated. At it, VP 7 and through element 2I 62 PLC. .BP 76 identifying readings from the buffer memory 1. In order to prevent distortion of the gt-protocol of the functioning of the module under test during an emergency exit from testing and for self-control of the entire device, a ban 14 signal generated by the unit 15 is used. The zero ban signal 14 entering the input of element 2IHE 61 establishes a signal. 77 into the unit, by the blocking block, recording into the buffer memory 1. The memory control unit 11 also produces a zero, increment signal 28 of the counter 2 on the element 64 in the multiplexed mode; either by the signal ZP.CHT.BP 76, or by the signal cottage FT 74. Thus, for each back (positive) edge of the signal of a single increment 28 (i.e., at the moment of the end of the next recording in the buffer memory 1) the contents of the counter 2 increases by one. The memory adapter 3 and the counter 2 are used to organize the monitoring of the memory modules at the operating frequency of the device. The memory adapter 3 provides the formation of control signals for the test memory according to the March test algorithm. At the same time, the contents of counter 2 are flushed to the memory under test via switch 4.
Put.lPut.l
////
2«2 "
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833533969A SU1156078A1 (en) | 1983-01-03 | 1983-01-03 | Device for exchanging data between controlled object and electronic computer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833533969A SU1156078A1 (en) | 1983-01-03 | 1983-01-03 | Device for exchanging data between controlled object and electronic computer |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1156078A1 true SU1156078A1 (en) | 1985-05-15 |
Family
ID=21043366
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU833533969A SU1156078A1 (en) | 1983-01-03 | 1983-01-03 | Device for exchanging data between controlled object and electronic computer |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1156078A1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7260690B2 (en) | 2001-02-06 | 2007-08-21 | Infineon Technologies Ag | Microprocessor circuit for data carriers and method for organizing access to data stored in a memory |
-
1983
- 1983-01-03 SU SU833533969A patent/SU1156078A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 660053, кл. G 06 F 11/22, 1975. Klectronics, v.53, 1980, 26, р. 137-141. * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7260690B2 (en) | 2001-02-06 | 2007-08-21 | Infineon Technologies Ag | Microprocessor circuit for data carriers and method for organizing access to data stored in a memory |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5222068A (en) | Processor circuit | |
JP3216449B2 (en) | Self-diagnosis device for semiconductor memory failure | |
US4139818A (en) | Circuit means for collecting operational errors in IC chips and for identifying and storing the locations thereof | |
EP0148759A2 (en) | Programmable digital signal testing system | |
US6009028A (en) | Failure self-diagnosis device for semiconductor memory | |
EP0488281B1 (en) | Test mode setting arrangement for use in microcomputer | |
US5271015A (en) | Self-diagnostic system for semiconductor memory | |
SU1156078A1 (en) | Device for exchanging data between controlled object and electronic computer | |
RU1792540C (en) | Multiprocessor computation system | |
JP3042209B2 (en) | Self-diagnosis device for semiconductor memory failure | |
JPS5949619B2 (en) | Fault diagnosis method for redundant central processing system | |
SU1425682A1 (en) | Device for test monitoring of dicital units | |
JPS6142186Y2 (en) | ||
SU1182526A1 (en) | System for checking and testing memory blocks of airborne computers | |
SU1203596A1 (en) | Storage | |
SU1173415A1 (en) | Apparatus for static control of logical units | |
SU1569843A1 (en) | Multicompressor computer system | |
SU1390614A1 (en) | Dataway transceiver | |
SU1517032A1 (en) | Device for controlling standby dynamic memory | |
US5450602A (en) | Two stage register for capturing asynchronous events and subsequently providing them to a processor without loss or duplication of the captured events | |
SU945868A1 (en) | Electronic computer main line testing device | |
SU714385A1 (en) | Device for control of information input-output | |
RU2002318C1 (en) | Device for checking storage units | |
SU1529242A1 (en) | Device for monitoring digital computing system | |
SU1681304A1 (en) | Logical unit fault locator |