SU1153391A1 - Complex signal shaper - Google Patents

Abstract

ФОРМИРОВАТЕЛЬ СЛОЖНЫХ СИГНА Ш)В, содержащий первый элемент И, первьй счетчик импульсов, запоминающий блок, цифроаналоговый преобразователь , причем первый вход первого элемента И соединен с первой входной шиной устройства, выход первого счетчика импульсов соединен с входом запоминающего блока, выход цифроаналогового преобразовател  соединен с первой .выходной шиной устройства, отлич ающий с   тем, что, с целью снижени  аппаратурных затрат путем экономии, уменьшени , объема пам ти, в него введены второй и третий счетчики импульсов, цифровой элемент сравнени , демультиплексор, первый и второй формирователи импульсов , второй, третий, четвертый и п тый элементы И, элемент ИЛИ, причем выход первого элемента И через первый формирователь импульсов соединен с первым входом первого счетчика импульсов , первьй выход запоминающего блока соединен с первым входом второго элемента И, второй выход соединен с первым входом третьего элемента И, второй вход которого соединен с вторым входом второго элемента И,с первыми входами четвертого и п того элементов И и с первой входной шиной устройства, выход второго элемента И соединен с первым входом второго счет чика импульсов, второй вход которого соединен с выходом третьего элемента И, а выход четвертого элемента И соединен с первым входом третьего счетчика импульсов, второй вход которого соединен с вторым входом первого счетчика импульсов, выходом элемента i ИЛИ и третьим входом второго счетчика импулБсов, выход которого соединен (Л с входом цифроаналогового преобразос вател , при этом второй вход п того элемента И соединен с третьим выходом запоминающего блока, четвертый выход которого соединен с первым входом цифрового элемента сравнени , первый выход которого соединен с третьим ел входом п того элемента И, выход кооэ торого через ВТОРОЙ формирователь имОд пульсов соединен с первым входом ф демультиплексора, а второй вход цифрового элемента сравнени  соединен с выходом третьего счетчика импульсов , третий вход которого соединен с выходом первого формировател  импульсов, при этом второй вход первого элемента И соединен с первым выходом цифрового элемента сравнени , второй выход которого соединен с вторым входом четвертого элемента И, а первый вход элемента ИЛИ .соединен с второй входной шиной устройства , треть  входна  шина соединена с вторым входом демультиплексора.FORMER OF COMPLEX SIGNAL Ш) В containing the first element I, the first pulse counter, a storage unit, a digital-to-analog converter, the first input of the first element I is connected to the first input bus of the device, the output of the first pulse counter is connected to the input of the storage unit, the output of the digital-analog converter is connected to the first output bus of the device, characterized in that, in order to reduce hardware costs by saving, reducing, the memory size, the second and third pulse counters are inserted into it , digital comparison element, demultiplexer, first and second pulse formers, second, third, fourth and fifth elements AND, OR element, with the output of the first element AND through the first pulse driver connected to the first input of the first pulse counter, the first output of the storage unit connected to the first input of the second element And the second output is connected to the first input of the third element And, the second input of which is connected to the second input of the second element And, to the first inputs of the fourth and fifth And elements and to the first input The device bus, the output of the second element I is connected to the first input of the second pulse counter, the second input of which is connected to the output of the third element I, and the output of the fourth element I is connected to the first input of the third pulse counter, the second input of which is connected to the second input of the first pulse counter , by the output of the i element OR and the third input of the second impulse counter, the output of which is connected (L to the input of the digital-to-analog converter and the second input of the fifth element I is connected to the third output unit, the fourth output of which is connected to the first input of the digital comparison element, the first output of which is connected to the third input of the fifth element I, the output of which through the SECOND driver of the pulse is connected to the first input of the demultiplexer, and the second input of the digital comparison element is connected to the output of the third pulse counter, the third input of which is connected to the output of the first pulse driver, while the second input of the first element I is connected to the first output of the digital reference element, the second in The output of which is connected to the second input of the fourth element AND, and the first input of the element OR is connected to the second input bus of the device, the third input bus is connected to the second input of the demultiplexer.

Description

первьй выход которого соединен с второй выходной шиной устройства, а второй выход соединен с The first output of which is connected to the second output bus of the device, and the second output is connected to

вторым входом элемента ИЛИ.the second input element OR.

II

Изобретение относитс  к импульсной технике и может найти применение в аналого-цифровых системах и устройствах автоматики.The invention relates to a pulse technique and can be used in analog-digital systems and automation devices.

Известен формирователь сложного сигнала, содержащий генератор тактовых импульсов, Счетчики импульсов, запоминающий сумматор, ЦАП и блок управлени  ClJ.A complex signal shaper is known, which contains a clock pulse generator, pulse counters, a memory adder, a digital-to-analog converter, and a ClJ control unit.

Недостатком известного устройства  вл етс  сложность, св занна  с большим объемом пам ти запоминающего блока,A disadvantage of the known device is the complexity associated with the large memory capacity of the storage unit,

Наиболее близким к предлагаемому  вл етс  формирователь сложных сигналов , содержащий элемент И, счетчик импульсов, запоминающий блок, цифроаналоГовый преобразователь, причем первый вход элемента И соединен с первой входной шиной устройства, выход цифроаналогового преобразовател  соединен с выходной шиной устройства , выход счетчика соединен с входом запоминающего блока, выход запоминающего блока соединен с входом цифроаналогового преобразовател  втора  входна  шина устройства соединена с вторым входом элемента И, выход которого соединен с входом счетчика импульсов L2J.The closest to the present invention is a shaper of complex signals containing an element I, a pulse counter, a storage unit, a digital-analog converter, the first input of the element I is connected to the first input bus of the device, the output of the digital-analog converter is connected to the output bus of the device, the output of the counter is connected to the input of the memory block, the output of the storage unit is connected to the input of the digital-to-analog converter; the second input bus of the device is connected to the second input of the element I, the output of which connected to the input of the pulse counter L2J.

Недостатком известного устройства  вл етс  его сложность, обусловленна  большой информационной емкостью запоминаищего блока, т.е. большим объемом пам ти.A disadvantage of the known device is its complexity, due to the large information capacity of the storage unit, i.e. large amount of memory.

Цель изобретени  - снижение аппаратурньпс затрат путем экономии, уменьшение объема пам ти.The purpose of the invention is to reduce hardware costs by saving, reducing the amount of memory.

Поставленна  цель достигаетс  тем, что в формирователь сложных сигналов, содержащий первый элемент И, первый счетчик импульсов, запоминающий блок, цифроаналоговый преобразователь , причем первый вход первого элемента И соединен с первой входной шиной устройства, выход первого счетчика импульсов соединен с входом запоминающего блока, выходThe goal is achieved by the fact that in the driver of complex signals containing the first element I, the first pulse counter, a storage unit, a digital-to-analog converter, the first input of the first element I is connected to the first input bus of the device, the output of the first pulse counter is connected to the input of the storage unit, the output

цифроаналогового преобразовател  соединен с первой выходной шиной устройства, дополнительно введены второй и третий счетчики импульсов, цифровой элемент сравнени , демультиплексор , первый и второй формирователи импульсов, второй, третий, четвертый и п тый элементы И, элемент ИЛИ, причем выход первого элемента И через первый формирователь импульсов соединен с первым входом первого счетчика импульсов, первый выход запоминающего блока соединен с первым входом второго элемента И, второй выход соединен с первым входом третьего элемента И, второй вход которого соединен с вторым входом второго злемента И, с первьми входами четвертого и п того элементов И и с первой входной шиной устройства, выход второго элемента И соединен с первым входом второго счетчика импульсов, второй вход которого соединен с выходом третьего элемента И, а выход четвертого элемента И соединен с первым входом третьего счетчика импульсов , второй вход которого соединен с вторым входом первого счетчика импульсов, выходом элемента ИЛИ и третьим входом второго счетчика импульсов , выход которого соединен с входом цифроаналогового преобразовател , при этом второй вход п того элемента И соединен с третьим выходом запоминающего блока, четвертый выход которого соединен с первым входом цифрового элемента сравнени , первый выход которого соединен с третьим входом п того элемента И, выход которого через второй формирователь импульсов соединен с первым входом демультиплексора, а второй вход цифрового элемента сравнени  соединен с выходом третьего счетчика импульсов, третий вход которого соед .нен с выходом первого формировател  импульсов, при этом второй вход первого элемента И соединен с первымa digital-to-analog converter is connected to the first output bus of the device, the second and third pulse counters, a digital comparison element, a demultiplexer, first and second pulse drivers, second, third, fourth and fifth AND elements, an OR element, and the output of the first element AND through the first the pulse shaper is connected to the first input of the first pulse counter, the first output of the storage unit is connected to the first input of the second element, And the second output is connected to the first input of the third element And, the second input of which is connected to the second input of the second element I, with the first inputs of the fourth and fifth elements And with the first input bus of the device, the output of the second element And is connected to the first input of the second pulse counter, the second input of which is connected to the output of the third element And and the output of the fourth element And is connected to the first input of the third pulse counter, the second input of which is connected to the second input of the first pulse counter, the output of the OR element and the third input of the second pulse counter, the output of which It is connected to the input of a D / A converter, while the second input of the fifth element I is connected to the third output of the storage unit, the fourth output of which is connected to the first input of the digital comparison element, the first output of which is connected to the third input of the fifth element I, the output of which is through the second pulse shaper connected to the first input of the demultiplexer, and the second input of the digital comparison element is connected to the output of the third pulse counter, the third input of which is connected to the output of the first pulse generator in, while the second input of the first element And is connected to the first

33

выходом цифрового элемента сравнени  второй вьрсод которого соединен с вторьм вгодом четвертого элемента И а первьш вход элемента ИЛИ соединен с второй входной шиной устройства, треть  входна  шина соединена с вторым входом демультиплексора, первый выход которого соединен с второй выходной шиной устройства, а второй выход соединен с вторым входом элемента ИЛИ.the output of the digital element of the comparison is the second spring of which is connected to the second of the fourth element AND the first input of the OR element is connected to the second input bus of the device, the third input bus is connected to the second input of the demultiplexer, the first output of which is connected to the second output bus of the device, and the second output is connected to the second input element OR.

В запоминающем блоке хран тс  значени  приращений функций, а не Ьначени  самой функции, что сокращает число разр дов запоминающего блока и, следовательно, уменьшает его информационную емкость.The storage unit stores the values of the function increments, and not the values of the function itself, which reduces the number of bits of the storage unit and, consequently, reduces its information capacity.

На фиг. 1 приведена функциональна  схема устройства; на фиг. 2 временные диаграммы, описывак дие его работу.FIG. 1 shows a functional diagram of the device; in fig. 2 time diagrams describing his work.

Формирователь сложных сигналов, содержит первый элемент 1 И, первый счетчик 2 импульсов, запоминающий блок 3, цифроаналоговый преобразователь (ЦАП) 4, причем первый вход первого элемента 1 И соединен с первой входной шиной 5 устройства, выход первого счетчика 2 соединен с входом запоминающего блока 3, выход ЦАП 4 соединен с первой выходной шиной 6 устройства, второй и третий счетчики 7 и 8 импульсов, цифровой элемент сравнени  9, демультиплексор 10, первый и второй формирователи 11 и 12 импульсов, второй, третий, четвертый и п тый элементы 13-16 И, элемент 17 ИЛИ, причем выход элемента 1 И через первый формирователь 11 сигнала соединен с первым входом первого счетчика 2, первый выход запоминающего блока 3 соединен с первым входом второго элемента 13 И, второй выход запоминающего блока 3 соединен с первым входом третьего элемента 14 И, второй вход которого соединен с вторым входом второго элемента 13 И и с первой входной шиной 5 устройства, выход второго элемента 13 И соединен с первым входом второго счетчика 7, второй вход которого соединен с выходом третьего элемента И 14, выход четвертого элемента 15 И соединен с первым входом третьего счетчика 8, второй вход которого соединен с вто:рым входом первого счетчика 2, уэыходом элемента ИЛИ 17 и третьим входом втоV33914Shaper complex signals, contains the first element 1 And the first counter 2 pulses, the storage unit 3, digital-to-analog converter (DAC) 4, the first input of the first element 1 And connected to the first input bus 5 of the device, the output of the first counter 2 connected to the input of the storage unit 3, the output of the D / A converter 4 is connected to the first output bus 6 of the device, the second and third counters 7 and 8 pulses, the digital element of comparison 9, the demultiplexer 10, the first and second drivers 11 and 12 pulses, the second, third, fourth and fifth elements 13- 16 And, ale NT 17 OR, where the output of element 1 AND is connected through the first driver 11 of the signal to the first input of the first counter 2, the first output of the storage unit 3 is connected to the first input of the second element 13 AND, the second output of the storage unit 3 is connected to the first input of the third element 14 AND, the second input of which is connected to the second input of the second element 13 I and the first input bus 5 of the device, the output of the second element 13 I connected to the first input of the second counter 7, the second input of which is connected to the output of the third element I 14, the output of the fourth element and 15 and connected to the first input of the third counter 8, a second input coupled to the WTO: input of the first counter ring 2 ueyhodom OR gate 17 and the third input vtoV33914

рого счетчика 7, выход которого соединен с входом 11АП 4, первьш вход п того элемента 16 И соединен с пер .вой входной шиной 5 устройства, второй вход п того элемента 16 И соединен с третьим выходом запоминающего блока 3, четвертый выход которого соединен с первым входом цифрового элемента сравнени  9, первый выход которого соединен с третьим входомcounter 7, the output of which is connected to the input 11AP 4, the first input of the fifth element 16 and is connected to the first input bus 5 of the device, the second input of the fifth element 16 And is connected to the third output of the storage unit 3, the fourth output of which is connected to the first the input of the digital element of comparison 9, the first output of which is connected to the third input

п того элемента 16 И, вьпсод которого через второй формирователь 12 импульсов соединен с первым входом демуль- типлексора 10, второй вход элемента сравнени  9 соединен с выходом третьего счетчика 8, третий вход которого соединен с выходом первого формировател  11 импульсов, первьй ч вход четвертого элемента 15 И соединен с первой входной шиной 5 устройства , второй вход первого элемента 1 И соединен с первым выходом цифрового элемента сравнени  9, второй выход которого соединен с вторым входом четвертого элемента 15 И, первый вход элемента 17 ИЛИ соединен с второй входной шиной 18 устройства, треть  входна  шина 19 соединена с вторым входом демультиплексора 10, первый выход которого соединен с второй выходной шиной 20 устройства, второй выход демультиплексора 10 соединен с вторым входом элемента 17 ИЛИ.The fifth element 16 AND, whose output through the second pulse shaper 12 is connected to the first input of the demultiplexer 10, the second input of the reference element 9 is connected to the output of the third counter 8, the third input of which is connected to the output of the first shaper 11 of the pulses 15 And connected to the first input bus 5 of the device, the second input of the first element 1 And connected to the first output of the digital element of the comparison 9, the second output of which is connected to the second input of the fourth element 15 And, the first input of the element 17 OR oedinen a second input bus device 18, a third input bus 19 connected to the second input of the demultiplexer 10, a first output connected to a second output bus 20 of the device, the second output of the demultiplexer 10 is connected to the second input of OR element 17.

Первые входы счетчиков 2, 7 и 8  вл ютс  счетными (входами сложени ), вторые входы первого счетчика 2 и третьего счетчика 8  вл ютс  входами синхронизации, второй вход второго счетчика 7  вл етс  входом вычитани , а третий вход  вл етс  входом синхронизации , третий вход третьего счетчика В  вл етс  входом обнулени . При этом единичное значение сигнала на входах синхронизации счетчиков 2, 7 и 8 разрешает занесение информации с установочных входов этих счетчиков (не показаны).The first inputs of counters 2, 7, and 8 are counting (addition inputs), the second inputs of first counter 2 and third counter 8 are synchronization inputs, the second input of second counter 7 is a subtraction input, and the third input is a synchronization input, the third input The third counter, B, is the zero input. In this case, a single value of the signal at the synchronization inputs of the counters 2, 7 and 8 allows the recording of information from the installation inputs of these counters (not shown).

На установочный вход второго счетчика 7 подаетс  код начального значе-The setup input of the second counter 7 is supplied with the initial value code.

ни  воспроизводимой функции (на фиг.2 это значение прин то нулевьм, t tjj). Установочный вход третьего счетчика 8 соединен с общей шиной устройства, поэтому при единичном сигнале на входе синхронизации этот счетчик обнул етс  (фиг. 2).no reproducible function (in FIG. 2, this value is taken null, t tjj). The installation input of the third counter 8 is connected to the common bus of the device, therefore, with a single signal at the synchronization input, this counter is nullified (Fig. 2).

-В запоминающий блок 3 предварительно заноситс  по каждому адресу: код S приращени  вс(дпроизводимых функций (2 разр да), код числа опроса данно адреса (п разр дов) и признак око чани  периода воспроизведени  (1 ра р д). Режим Работа устанавливаетс  нулевым значением сигнала ВР на шине 18 (t 7/ to на фиг. 2), при этом счетчики 2, 7 и 8 переход т в счетный режим работы. В режиме Работа осуществл етс  воспроизведение зада ной функции, цифровые значени  кото рой формируютс  во втором счетчике и с помощью ЦАП 4 преобразуютс  в аналоговый сигнал .Формирование цифр вых значений воспроизводимой функци во втором счетчике 7 осуществл етс  с помощью приращений, код которых хранитс  в запоминающем блоке 3. Пр ращени  могут быть трех видов: +1 младшего разр да кода, О, -1 младше го разр да кода. Приращени  возника ют в момент по влени  тактовьк импульсов , которые поступают на вторы входы элементов 13 и 14 И. Если на первом выходе запоминающего блока 3 гстановлен сигнал логической единиц а на втором выходе блока 3 - логического нул , то в момент прихода очередного импульса открываетс  вто рой элемент И 13 и тактовьй импульс проходит на вход суммировани  второ го счетчика 7, содержимое которого при этом увеличиваетс  на единицу младшего разр да кода. В противном случае открьгааетс  третий элемент 14 И и очередной тактовый импульс проходит на вход вычитани  второго счетчика 7 и его содержимое уменьшаетс  на единицу младшего разр да кода. Приращению О соответствуют нулевые сигналы на первом и втором выходах запоминающего блока 3. Содержимое второго счетчика 7 при этом не измен етс , С целью уменьшени  числа  чеек пам ти запоминающего блока 3 предусмотрено многократное считывание кода приращени  из одной  чейки пам ти, если дл  нескольких последо вательных приращений используетс  один и тот же код приращени . Число тактов опроса такой  чейки пам ти определ етс  кодом числа тактов опроса, который с четвертого выхода запоминающего блока 3 подаетс  на первый вход цифрового элемента срав нени  9, на второй вход которого подаетс  код текущего числа тактов 16 опроса  чейки пам ти с выхода третьего счетчика 8. Если эти коды не равны, то на первом выходе элемента сравнени  9 устанавливаетс  нулевое значение сигнала, который закрывает первый элемент 1 И, запреща  прохождение тактового импульса на счетный (первьй) вход первого счетчика 2. Адрес  чейки пам ти, из которой происходит многократное считывание кода приращени , при этом не мен етс . На втором выходе цифрового элемента сравнени  9 (инверсном) устанавливаетс  единичное значение сигнала, который открывает четвертый элемент 15 И, разреша  прохождение импульса на счетный (первый) вход третьего счетчика 8, который осуществл ет подсчет числа тактов опроса  чейки пам ти. Когда код текущего числа тактов опроса, формирующийс  в третьем счетчике 8, сравниваетс  с кодом числа тактов опроса, хран,.щимс  в запоминающем блоке 3, на первом выходе цифрового элемента 9 устанавливаетс  единичное значение сигнала, а на втором - нулевое. При этом открываетс  первьй элемент 1 И и закрываетс  четвертый элемент 15 И. Следующий после совпадени  кодов тактовый импульс проходит через элемент 1 И, первый формирователь 11 и своим фронтом обнул ет третий счетчик 8, а срезом увеличивает содержимое первого счетчика 2. При этом измен етс  адрес  чейки пам ти, из которой будет считано следующее приращение. .Работа устройства иллюстрируетс  временными диаграммами, изображенными на фиг. 2. Одновременно со срезом сигнала на выходной шине 18 (фиг. 2а) по вл етс  первый тактовый импульс (фиг. 26), которьй, как и три последующих, осуществл ет считывание приращени  +1 из нулевой  чейки пам ти. В течение этого промежутка времени (tp- tj) содержимое третьего счетчика 8 увеличиваетс  на единицу с каждьм тактовым импульсом (фиг.2в). Сравнение кода текущего числа тактов опроса и кода числа тактов опроса (дес тичный эквивалент-3) происходит после третьего тактового импульса (момент времени t на фит . 2г) . Четвертый тактовый импульс обнул ет третий счетчик 8- (момент времени t, на фиг. 2в) и измен ет адрес  чейки пам ти (момент времени с на фиг. 2е). За этот промежуток времени содер жимое второго счетчика 7 увеличилосв на четыре единицы (фиг. 2и) . П тый , шестой и седьмой тактовые импульсы производ т считьшание из первой  чейки пам ти приращени  0. Восьмой тактовый импульс производит считывание приращени  1 второй  чейки пам ти, дев тый тактовый импульс - приращение О из третьей  чейки пам ти, дес тый тактовый импульс - приращение -1 из четвертой  чейки пам ти и т.п. Окончание периода воспроизведени  функции св зано с по влением единичного сигнала на третьем ь лходе запоминающего блока 3 (код признака окон чани  периода воспроизведени ), кото рый хранитс  в седьмой  чейке пам ти и по вл етс  после шестнадцатого так тового импульса (момент времени Ц на фиг. 2к). Наличие признака оконча ни  периода воспроизведени  функции не мешает произвести два считывани  из седьмой  чейки пам ти приращени  -1 (семнадцатый и восемнадцатый тактовые импульсы), после чего на перво выходе цифрового элемента сравнени  по вл етс  сигнал сравнени  (момент времени t на фиг. 2г)-. При признака окончани  периода воспроизведени  и сигнала сравнени  элемента 9 дев тнадцатый тактовый импульс проходит через п тый элемент И 16 и запускает (момент времени t на фиг. 2а) второй формирователь 12, который (как и первый формирователь 11)  вл етс  ждущим мультивибратором расшир ющим входные импульсы Второй формирователь 12 генерирует при этом импульс, который в зависимости от значени  сигнала Однократно/многократно (0/М) на третьей входной тине 19 устройства может пройти через демультиплексор 10 на первый или второй выходы демультиплексора 10. При нулевом значении сигнала 0/М выходной импульс второго формировател  12 проходит г через демультиплексор 10 на первый его выход и на вторую выходную шину 20 устройства . Так реализуетс  режим однократ ного воспроизведени  функции. При единичном значении сигнала 0/М выходной импульс второго формировател  12 проходит на второй выход демультиплексора 10 и далее через элемент ИЛИ 17 на входы синхрониза918 ции счетчиков 2, 7 и 8, производ  установку исходного состо ни  устройства . Так реализуетс  режим многократного воспроизведени  функции. Первый формирователь 11 импульсов используетс  дл  предотвращени  изменени  состо ни  первого счетчика 2 в течение действи  тактового импульса , когда на первом выходе цифрового элемента сравнени  9 установлен единичный сигнал сравнени . Така  ситуаци  возникает в течение действи  тактового импульса с номерами: 4, 7 ... 11, 16. Второй формирователь 12 импульсов используетс  дл  блокировани  действи  импульса первого формировател  11 во врем  установки исходного состо ни  устройства (промежуток времени t, на фиг. 2а, д). Анализ принципа действи  устройства показывает, что оно, сохран   возможность воспроизведени  любой сложной функции с высокой точностью), обладает меньшим объемом аппаратуры. Сокращение объема пам ти достигнуто за счет хранени  приращений функци , а не полноразр дного отсчета функции как в прототипе. Это сокращает число разр дов запоминающего блока 3, что упрощает его. Можно показать, что дл  воспроизведени  функции времени с относительной погрешностью О, 1% необходимо хранить (в прототипе ) дес тиразр дные коды отсчетов функции. Дл  воспроизведени  той же функции в данном устройстве достаточно зсранить только двухразр дные кодыприращений. Если учесть, что число  чеек пам ти при этом остаетс  равным, то может быть достигнуто п тикратное уменьшение информационной емкости запоминающего блока 3. Дальнейшее уменьшение информационной емкости достигаетс  при помощи многократного использовани   чеек пам ти. Использование кода окончани  периода воспроизведени  функции, хот  и несколько увеличивает информационный объем запоминающего блока 3, но расшир ет диапазон изменени  периода воспроизведени  функции. В прототипе период воспроизведени  жестко задан модулем пересчета первого.счетчика 2. Дополнительное расширение функциональных возможностей достигнуто за счет введени  режима работы Однократно.- In the storage unit 3, it is preliminarily entered at each address: increment code S (all functions produced (2 bits), code of the polling number given address (n bits) and a sign of the playback period (1 time). Operating mode is set the zero value of the BP signal on bus 18 (t 7 / to in Fig. 2), while the counters 2, 7 and 8 go to the counting mode of operation. In the Operation mode, the specified function is played, the digital values of which are generated in the second the counter and using the DAC 4 is converted to an analog signal. The e numeric values of the reproduced function in the second counter 7 are performed using increments, the code of which is stored in the storage unit 3. The extensions can be of three types: +1 low-order code, 0 -1 lower-order code. At the moment of pulse occurrence, which arrive at the second inputs of elements 13 and 14 I. At the first output of the storage unit 3 a signal of logical units was set and at the second output of block 3, a logical zero, then at the moment of arrival of the next pulse, the second element opens. And 13 and t such as are for pulse passes to the input of summing Deutero th counter 7, the contents of which in this case incremented by one least significant bit code. Otherwise, the third element 14 And is discarded and the next clock pulse passes to the input of the subtraction of the second counter 7 and its content is reduced by a unit of the least significant bit of the code. The increment O corresponds to zero signals on the first and second outputs of the storage unit 3. The contents of the second counter 7 do not change. To reduce the number of memory cells of the storage unit 3, it is provided to repeatedly read the increment code from one memory cell, if for several consecutive increments using the same increment code. The number of polling cycles of such a memory cell is determined by the code of the number of polling cycles, which from the fourth output of the storage unit 3 is fed to the first input of a digital element of comparison 9, to the second input of which the code of the current number of cycles 16 is polled from the memory cell from the output of the third counter 8 If these codes are not equal, then at the first output of the element of comparison 9 the zero value of the signal is set, which closes the first element 1 AND, prohibits the passage of the clock pulse to the counting (first) input of the first counter 2. Address of the memory cell and from which the code read many increments, without varies. At the second output of the digital element of comparison 9 (inverse), a single value of the signal is set, which opens the fourth element 15 I, allowing the pulse to pass to the counting (first) input of the third counter 8, which counts the number of polls of the memory cell. When the code of the current number of polling cycles formed in the third counter 8 is compared with the code of the number of polling cycles stored in memory unit 3, a single signal value is set at the first output of the digital element 9, and zero at the second output. This opens the first element 1 I and closes the fourth element 15 I. The next clock after the coincidence of the codes passes through the element 1 I, the first driver 11 and the third counter 8 embraces its front, and the content of the first counter 2 increases by a slice. cell address from which the next increment will be read. The operation of the device is illustrated in the time diagrams depicted in FIG. 2. Simultaneously with the cut of the signal on the output bus 18 (Fig. 2a), the first clock pulse appears (Fig. 26), which, like the three following ones, reads the +1 increment from the zero memory cell. During this period of time (tp-tj), the content of the third counter 8 is increased by one with each clock pulse (Figure 2B). Comparison of the code of the current number of polling cycles and the code of the number of polling cycles (decimal equivalent is 3) occurs after the third clock pulse (time t on fit. 2d). The fourth clock pulse zeroed the third counter 8- (time t, in Fig. 2c) and changes the address of the memory cell (time from c. Fig. 2e). During this period, the content of the second counter 7 increased by four units (Fig. 2i). The fifth, sixth, and seventh clock pulses produce an increment from the first memory cell of increment 0. The eighth clock impulse reads the increment of 1 second memory cell, the ninth clock pulse — increment O from the third memory cell, the tenth clock pulse - increment -1 from the fourth memory cell, etc. The end of the reproduction period of the function is associated with the appearance of a single signal at the third drive of the storage unit 3 (the code of the end of the reproduction period), which is stored in the seventh memory cell and appears after the sixteenth such impulse (time moment C in FIG . 2k). The presence of the sign of the end of the reproduction period of the function does not interfere with producing two readings from the seventh memory cell of increment -1 (seventeenth and eighteenth clock pulses), after which a comparison signal appears at the first output of the digital comparison element (time t in Fig. 2d) -. At the sign of the end of the reproduction period and the comparison signal of element 9, the nineteenth clock pulse passes through the fifth element 16 and starts (time t in Fig. 2a) the second driver 12, which (like the first driver 11) is an extension multivibrator input pulses The second driver 12 generates a pulse, which, depending on the signal value Once / repeatedly (0 / M) on the third input line 19 of the device can pass through the demultiplexer 10 to the first or second outputs demultiplex plexor 10. With a zero signal value of 0 / M, the output pulse of the second driver 12 passes r through the demultiplexer 10 to its first output and to the second output bus 20 of the device. This is a single-replay mode of the function. With a single value of the 0 / M signal, the output pulse of the second generator 12 passes to the second output of the demultiplexer 10 and then through the OR 17 element to the synchronization inputs of counters 2, 7 and 8, setting up the initial state of the device. This is how the replay function is implemented. The first pulse generator 11 is used to prevent the state of the first counter 2 from changing during the clock pulse when a single comparison signal is installed at the first output of the digital reference element 9. This situation occurs during the operation of the clock pulse with the numbers 4, 7 ... 11, 16. The second pulse shaper 12 is used to block the pulse of the first shaper 11 during the installation of the initial state of the device (time interval t, Fig. 2a, d). Analysis of the principle of operation of the device shows that it, while maintaining the ability to reproduce any complex function with high accuracy, has a smaller amount of equipment. A reduction in the amount of memory is achieved by storing the increments of the function, and not the full-size reference of the function as in the prototype. This reduces the number of bits of the storage unit 3, which simplifies it. It can be shown that to reproduce the function of time with a relative error O, 1% it is necessary to store (in the prototype) decimal codes of the function counts. In order to play the same function in this device, it is enough to send only two-digit increment codes. If it is considered that the number of memory cells in this case remains equal, then a fivefold reduction in the information capacity of the storage unit 3 can be achieved. A further decrease in the information capacity is achieved by repeated use of the memory cells. Using the end of period function reproduction code, although it slightly increases the information volume of the storage unit 3, it expands the range of change of the function reproduction period. In the prototype, the reproduction period is rigidly set by the recalculation module of the first counter 2. An additional extension of the functionality is achieved by introducing the operating mode Once.

Claims (1)

ФОРМИРОВАТЕЛЬ СЛОЖНЫХ СИГНА ЛОВ, содержащий первый элемент И, первый счетчик импульсов, запоминающий блок, цифроаналоговый преобразователь, причем первый вход первого элемента И соединен с первой входной шиной устройства, выход первого счетчика импульсов соединен с входом запоминающего блока, выход цифроаналогового преобразователя соединен с первой . выходной шиной устройства, о тли ч а ю щ и й с я тем, что, с целью снижения аппаратурных затрат путем экономии, уменьшения, объема памяти, в него введены второй и третий счетчики импульсов, цифровой элемент сравнения, демультиплексор, первый и второй формирователи импульсов, второй, третий, четвертый и пятый элементы И, элемент ИЛИ, причем выход первого элемента И через первый формирователь импульсов соединен с первым входом первого счетчика импульсов, первый выход запоминающего блока соединен с первым входом второго элемента И, второй выход соединен с первым входом третьего элемента И, второй вход которого соединен с вторым входом второго элемента И,с первыми входами четвертого и пятого элементов И и с первой входной шиной устройства, выход второго элемента И соединен с первым входом второго счетчика импульсов, второй вход которого соединен с выходом третьего элемента И, а выход четвертого элемента И соединен с первым входом третьего счетчика импульсов, второй вход которого соединен с вторым входом первого счетчика импульсов, выходом элемента ИЛИ и третьим входом второго счетчи- IB ка импульсов, выход которого соединен с входом цифроаналогового преобразователя, при этом второй вход пятого элемента И соединен с третьим выходом запоминающего блока, четвертый выход которого соединен с первым входом цифрового элемента сравнения, первый выход которого соединен с третьим входом пятого элемента И, выход которого через второй формирователь импульсов соединен с первым входом демультиплексора, а второй вход цифрового элемента сравнения соединен с выходом третьего счетчика импульсов, третий вход которого соединен с выходом первого формирователя импульсов, при этом второй вход первого элемента И соединен с первым выходом цифрового элемента сравнения, второй выход которого соединен с вторым входом четвертого элемента И, а первый вход элемента ИЛИ соединен с второй входной шиной устройства, третья входная шина соединена с вторым входом демультиплексора,COMPLEX SIGNAL SHAPER containing the first element And, the first pulse counter, a memory unit, a digital-to-analog converter, the first input of the first element And connected to the first input bus of the device, the output of the first pulse counter connected to the input of the memory block, the output of the digital-to-analog converter connected to the first. the device’s output bus, with the fact that, in order to reduce hardware costs by saving, decreasing, memory, a second and third pulse counters, a digital comparison element, a demultiplexer, the first and second shapers are introduced into it pulses, the second, third, fourth and fifth elements AND, the OR element, and the output of the first element And through the first pulse former is connected to the first input of the first pulse counter, the first output of the storage unit is connected to the first input of the second element And, the second output connected to the first input of the third element And, the second input of which is connected to the second input of the second element And, with the first inputs of the fourth and fifth elements And and the first input bus of the device, the output of the second element And is connected to the first input of the second pulse counter, the second input of which is connected with the output of the third element And, and the output of the fourth element And is connected to the first input of the third pulse counter, the second input of which is connected to the second input of the first pulse counter, the output of the OR element and the third input of the second count a pulse IB, the output of which is connected to the input of the digital-to-analog converter, the second input of the fifth element And connected to the third output of the storage unit, the fourth output of which is connected to the first input of the digital comparison element, the first output of which is connected to the third input of the fifth element And, the output of which through the second pulse shaper is connected to the first input of the demultiplexer, and the second input of the digital comparison element is connected to the output of the third pulse counter, the third input of which is connected the output of the first pulse shaper, while the second input of the first AND element is connected to the first output of the digital comparison element, the second output of which is connected to the second input of the fourth And element, and the first input of the OR element is connected to the second input bus of the device, the third input bus is connected to the second input demultiplexer SU „,1153391 первый выход которого соединен с второй выходной шиной устройства, а второй выход соединен с вторым входом элемента ИЛИ,SU „, 1153391 whose first output is connected to the second output bus of the device, and the second output is connected to the second input of the OR element, II