SU1149194A1 - Устройство дл контрол динамических параметров интегральных схем - Google Patents
Устройство дл контрол динамических параметров интегральных схемInfo
- Publication number
- SU1149194A1 SU1149194A1 SU833534614A SU3534614A SU1149194A1 SU 1149194 A1 SU1149194 A1 SU 1149194A1 SU 833534614 A SU833534614 A SU 833534614A SU 3534614 A SU3534614 A SU 3534614A SU 1149194 A1 SU1149194 A1 SU 1149194A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- counter
- switch
- inputs
- Prior art date
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
(21)3534614/24-21
(22)06.01,83
(46) 07,04.85. Бюл. № 13 (72) А.В.Климов (53) 621,382.82(088.8) (56) 1. Диржис А.И,, Эйдукас Д.Ю. Информационно-измерительные системы контрол динамических параметров цифровых интегральных схем. - Научные труды Литовской GCP Радиоэлектроника-79 , т. 15, № 1, Вильнюс, 1979.
2. Эйдукас Д.Ю. и др. Измерени параметров цифровых интегральных микросхем. М., Радио и св зь, 1982, с, 23t (прототип).
(54)(57) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ДИНАМИЧЕСКИХ ПАРАМЕТРОВ ИНТЕГРАЛЬНЫХ СХЕМ, содержащее генератор измерительных сигналов, выход канала СРШХронизации которого соединен с входом блока управл емой задержки, а выходы каналов измерительных импульсов - с первой группой входов первого коммутатора , к второй группе входом которого подключены выхода источника питани , генератор стробирующих импульсов, вход которого соединен с выходом блока управл емой задержки, а выход подключен к входу второго
коммутатора, п дискриминаторов мгновенных значений, первый вход каждого из которых подключен к соответствующим выходу первого коммутатора и к клемме дл подключени вьшода провер емой интегральной схемы, второй вход - к выходл источника отсчетных уровней, стробируемые входык выходам второго коммутатора, а выходы - к входам элемента ИПИ, цифровую вычислительнута машину, выходные шины которой подключены к управл ющим входам первого и второго кo мyтаторов , источника отсчетных уровней и блока управл емойзадержки, отличающеес те, что с целью повьшени быстродействи при измерении с усреднениег-г, в него введены два счетчика и В-трнггер, пр1гчем тактовый вход первого счетчика подключен к выходу элемента МШ, а выход последнего разр да - к информационному входу D-rpHrrepa, тактовый вход второго счетчг-гка подключен к выходу-канала С1щхроиизации генератора измерительных сигналов, а выход второго счетчика - к входу сброса первого счетчика и тактовому входу D-триггера, выход которого соединен с входом цифровой вычислительной машины.
I11A91
Изобретение относитс к контрольно-измерительной технике и может быть использовано при измерении и контроле динамических параметров инегральных микросхем.J
Известны устройства дл измерени динамических параметров интегральньж схем, содержащие коммутаторы, измеритель , подключенные к вьгаодам испытуемой ИС, генераторы измерительных 10 сигналов, выходы которых через коммутаторы подключены к входам испытуеых интегральных схем (ЙС), источники питани ИС и блок управлени (обычно ЦВМ) 11.15
Недостатком этих устройств вл етс гизка точность измерени динамических параметров.
Дл повьшени точности измерени динамических параметров в известных 20 устройствах используетс измерение с усреднением однако, при этом резко понижаетс их быстродействие,
Наиболее близким к изобретению техническим решением вл етс устройство дл контрол динамических параметров цифровых интегральных схем, содержащее генератор измерительных сигналов, выход канала синхронизации 30 которого соединен с входом блока управл емой задержки, вьтолн ющего функцию преобразовател , и выходы каналов измерительных импульсов с входами первого коммутатора; к дру- 35 гим входам которого подключены выходы источника питани интегральных схем, генератор стробирующих импульсов , вход которого соединен с выходом блока управл емой задержки,,, 40 а выход подключен к входу второго коммутатора, п дискриминаторов мгновенных значений; выполн ющих функцию стробоскопических преобразователей (п - число вьшодов провер емой ИС, 45 первый вход каждого из которых подключен к соответствующему выходу первого коммутаторами вьшоду провер еой ИС, второй вход - к выходу источника отсчетных уровней (преобра- зо зователь код-напр жение), стробируемые входы - к выходам второго коммутатора , а выходы - к входам элемента ИЛИ,цифрова вычислительна машина (ЦВМ), вьЕходные шины которой под- 55 ключены к управл ющем входам первого и второго коммутаторов, источника отсчетных уровней и блока управл емой
задержки, а вход - к выходу элемента Ш1И 2.
При контроле быстродейств тощих т-гатегральньХ cxeNf имеющих времена единицы нср на погрешность измеретги значительно сказываетс случайна составл юща . Дл ее уменьшени примен етс измерение с усреднением, Проводитс многократное измерение параметра и вычисл етсл среднее значение , при этом в 5-10 раз увеличиваетс длительность измерени паранера .
Цалью изобретени вл етс повышение быстродейств;1Л устройстаа при измерет ии с усреднением.
Поставл8К1-а цель достигаетс тем что в устройство дл контрол динамичесли : :та;;амР-тров гттегральньк схгм содер1-;ап;ге генератор измерительных сигналсл выход канала сш-тхронизации которого соединен с входом блока управл емой задержки, а выходы каналоБ измерительных импульсов - с первой группой входов первого коммутатора , к второй группе входов которого подключены выходы источника питани , генератор стробирзлощкск кв-гпульсов,, вход которого соединен с выходом блока управл емой задержки , а выход подключен к входу второго коммутатора, п дискриз- инаторов кгновеиньп; значений, первый вход каждого из которых подключен к соответствзт )щим выходу первого коммутатора и к клемме дл подключени вывода провер емой интегральной схемы втор(;й вход - к выходу источника отсчетных уровней, стробируемые входык выходам второго ко -1мутдтора, а выходы к входам элемента ИЛИ- цифровую вычислительную машину, выходные шрдаь которой подключены к управл ющим входам первого и второго коммутаторов , источника отсчетньос уровней и блока управл емой задержки, введены два счетчика иD-триггер, причем тактовый вход первого счетчика подключен к выходу элемента HJO, а выход лосладнего разр да - к информадио;- г 1ог-гу вхходу Б триггера, так гсвый вход второго счетчика подк.лючей к выходу канала синхронизации генератора измерительных сигналов, а выход второго счетчика - к входу сброса первого счетчкка и тактовому входу D-триггера,, выход которого соединен с входом цифровсж вычислительной машины. На фиг. 1 представлена структурна схема предлагаемого устройства; на фиг. 2 - временна диагра -1ма входного и выходного сигналов прове р емой ИС. Устройство содержит генератор 1 измерительных сигналов, блок 2 управл емой задержки, первьй коммутатор 3, источник 4 питани , генератор 5 стробирующих импульсовJ второ коммутатор 6, п дискриминаторов 7 мгновенньгх значений, где п - число выводов провер емой схемы. ;точник отсчетных уровней, элемент ИЛИ 9, ЦВМ 10, первый счетчик 11, второй счетчик 12, D-триггер 13. Выход канала синхронизации генератора 1 измерительных сигналов сое динен с входом блока 2 управл емой задержки, а выходы каналов измериJтельных импульсов - с первой групnofi входов первого коммутатора 3, к второй группе входов которого подк юч .ены выходы источника 4 питани . Вход генератора 5 стробир тощих импу сов соединен с выходом блока 2 упра л емой задержки, а выход подключен к входу второго коммутатора 6. Первьм вход каждого из диcкpи п- наторов 7 мгновенных значений подключен к соответствующим выходу пер вого коммутатора 3 и к клемме дл подключени вывода провер емой МС, второй вход - к выходу источника 8 отсчетных уровней, стробируемые вхо ды - к выходам второго коммутатора а выходы - к входам элемента ИЛИ 9. Выходные шины ЦВМ 10 подключены к управл ющим входам первого 3 и второго 6 коммутаторов, источника 8 отсчетных уровней и блока 2 управл емой задержки. Тактовый вход С первого счетчика 11 подключен к выходу элемента ИЛИ 9, а выход Q последнего разр да к информационному входу С D-триггера 13. Тактовый вход С второго счетчика 12 подключен к выходу канала синхронизации генератора 1 измерительных сигналов э а вьгход ТС второго счетчика 12 - к входу сброса R первого счетчика 11 и тактовому входу С D-триггера 13, выход кот рого соединен с входом ЦВМ 10. тичегтсой обработки. Первьп) счетчик П работает в peKtiMe последовательного счета импульсов до заполнени . Второй счетчик 12 работает п реж1ше Henpepbiiuioro счета т.е. след то1Ц ппосле заполнени и н1улт-5сом счетчик 12 обнул етс к при этом на его выходе ТС форм1-груетс сигнал переноса. Генератор из ерительных сигналов вырабатывает ис-шульсы дл возб ткдени провер емой интегральной схемы и сигналь запуска блока 2 управл ем оГ задержки, Первь 1 : -o yтaтop 3 служит подклмченпп каналов генератора 1 и выходов ис:очн;-{ка 4 питани к выводг f ;-1Ктегральной схемы. Источник 4 питани обеспечивает пpoвep eм o микросхему напр жени ми питани логической Г и О, Блок 2 управл емой задержки обеспечивает временной сдвиг стробит-пултзса в пределах диапазона измерен; . Генератор 5 стробирутога .их 1-мтгульсов формирует Емпульсы длите.чь остью О,3-0,5 не, необхоД -2 .1ые дл раисгь: дискриминаторов 7 мгновенных значени 1. Второй коммутатор 6 слул:ит дл подклочени выхода генератора 5 стробирзлощих №.1 ульсов к одному мз дискриминаторов 7 мгновенных значений, Дискркминаторь 7 мгновенных значений срар.нивают в момент прихода строб1гмпульсов мгновенные ь ачени напр жени исследуемого сигнала с напр жением , вырабатываемым источником 8 отсчетных уровнзй, 10 управл ет работой ком: 5утаторов 3 и 6j блока 2 управл емой задержки источника 8 отсчетных урознайу производит обработку резульгатов измерени . При измерении динамических пара .метров, aanp c-sep, времени задержки распространени t д ,., определ ютс временные координаты отсчетных точек t и tg на заданной отсчетном уровне (и, , ФИГ. 2, tf - - f - 5 - С1, Устройство работает следунлцим образом. По команде ЦВМ 10 KONMyraTop 3 подк-глочает соответствующие выводы испь туемой РС к вььчодар- источника 4 питани н генйратора 1 измерительных сигналов. Дл нахождени точки t. по команде ЦВМ 10 комтчутатор 6 подключает выход генератора 5 строб1те гк) имI1 пульсов к стробируемому входу дискриминатора 7, подключенному к выводу интегральной схемы, на которой подаетс входной сигнал. На второй вход дискриминатора 7 подаетс отсчетный уровень U . По команде ЦВМ в блоке 2 управл емой задержки уста навливаетс задержка, равна полови не максимальной, т.е. стробирующий импульс устанавливаетс в середине диапазона измерени , В случае, если напр жение сигнала Uc, на входе диск риминатора 7 в момент прихода стробимпульса преньшгает Ц , дискриминатор 7 вырабатьгоает на каждый стробимпульс импульс ответа. При U i U импульсы ответа не вырабатываютс . С дискриминатора 7 импульсы поступает через элемент ИЛИ 9 на первьй счетчик 11. Второй счетчик 12 подсчитывает число стробимпульсов, поступивших на дискриминатор. 7. Количество разр дов счетчиков одинаков и равно.га, но старший разр д первого вл етс разр дом признака того, что количество ответов, при2 стробимпульсов прешедших за высило (50%). Второй счетчик 12 обнул етс импульсом, а сформированный при этом сигнал переноса записьшает в D-триггер 13 состо ние старшего разр да первого счетчика 11 и обнул ет первьй счетчик 11, Таким образом , в D-триггер 13 записываетс единица, если число ответов за 2 стробтпульсов превысит ЦВМ 1 в зависимости от состо ни D-триггера 13, дает команду на изменение задержки бл.ока 2 управл емой задерж ки по алгоритму поразр дного взвеши . вани . После каждого изменени за46 держки стробимпульса происходит статистическа обработка сигналов ответа , в результате чего в раз уменьшаетс случайна составл юща погрешности измерени . Цикл управлени задержкой повтор етс до нахождени координаты точки t. Аналогично определ етс координата t. Врем задержки определ етс как разница tg - t . Дл правильной работы устройства необходимо, чтобы врем между выдачей команды на блок 2 управл емой задержки и обращением ЦВМ 10 к выходу D-триггера 13 составл ло не менее двух периодов статистической обработки. При измерении динамических параметров ИС, работающих на частотах дес тки мегагерц, это условие вьшолн етс автоматически, так как между обращени ми от выхода к входу в ЦВМ 10 вьтолн етс несколько операций (микроопераций). При измерении параметров интегральных схем, работающих на частотах единицы мегагерц, необходимо увеличить на 5-10 мкс, что практически не уменьшит быстродействи устройства в целом (при длительности теста О,1 с и числе разр дов управлени блока 2 управл емой задержки, равном дес ти, длительность теста увеличитс на 0,0001 с). В предлагаемом устройстве по сравнению с известным достигаетс увеличение быстродействи путем введени статистической обработки результатов каждого взвешивани измер емой величины за врем между выдачей команды на изменение состо ни измерител и считьгаанием ЦВМ реакции на эту команду .
u
Входной cuzHff/f UC
/ ,Я n°
Выходной f/C
Ur.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833534614A SU1149194A1 (ru) | 1983-01-06 | 1983-01-06 | Устройство дл контрол динамических параметров интегральных схем |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833534614A SU1149194A1 (ru) | 1983-01-06 | 1983-01-06 | Устройство дл контрол динамических параметров интегральных схем |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1149194A1 true SU1149194A1 (ru) | 1985-04-07 |
Family
ID=21043595
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU833534614A SU1149194A1 (ru) | 1983-01-06 | 1983-01-06 | Устройство дл контрол динамических параметров интегральных схем |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1149194A1 (ru) |
-
1983
- 1983-01-06 SU SU833534614A patent/SU1149194A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4139147A (en) | Asynchronous digital circuit testing and diagnosing system | |
CN111693785A (zh) | 一种数字脉冲信号宽度测量电路及测量方法 | |
EP0177557B1 (en) | Counting apparatus and method for frequency sampling | |
EP0273196A2 (en) | Multi-level pattern detector for a single signal | |
US5637994A (en) | Waveform measurement | |
EP0094976B1 (en) | Logic analyzer | |
US6215345B1 (en) | Semiconductor device for setting delay time | |
US5686846A (en) | Time duration trigger | |
SU1149194A1 (ru) | Устройство дл контрол динамических параметров интегральных схем | |
US4631697A (en) | Signal controlled waveform recorder | |
SU1211676A1 (ru) | Устройство контрол характеристик электрических сигналов | |
SU1705875A1 (ru) | Устройство дл контрол оперативной пам ти | |
SU712953A1 (ru) | Многоканальный преобразователь частоты в код | |
KR910009668B1 (ko) | 비트 에러율 측정장치 | |
SU1239663A1 (ru) | Способ контрол метрологических характеристик измерительных преобразователей | |
SU741197A1 (ru) | Анализатор формы сигнала | |
JP2846383B2 (ja) | 集積回路試験装置 | |
SU1132235A1 (ru) | Устройство дл автоматического выбора диапазона измерени переменного напр жени | |
SU1522401A1 (ru) | Устройство дл измерени динамических параметров быстродействующих аналого-цифровых преобразователей | |
SU743187A1 (ru) | Многоканальный преобразователь динамических параметров импульсов напр жени в цифровой код | |
SU1150577A1 (ru) | Способ измерени времени переключени | |
SU737899A1 (ru) | Устройство дл автоматического измерени статистических характеристик случайных погрешностей цифровых приборов | |
SU1121668A1 (ru) | Устройство дл сопр жени датчика с вычислительной машиной | |
SU1365087A2 (ru) | Устройство дл контрол логических схем | |
SU1762400A2 (ru) | Устройство дл обнаружени потери импульса |