SU1145346A1 - Digital filter - Google Patents

Abstract

1. ЦИФРОВОЙ ФИЛЬТР, содержащий блок пам ти, информационный выход которого подключен к информационным входам первого и второго регистров , информационные выходы которых подключены соответственно к первому и второму входам сумматора, выход которого подключен к первому входу умножител , выход которого подключен к входу накапливающего сумматора , выход которого  вл етс  информационньм выходом фильтра, блок синхронизации , первый, второй, третий и четвертый выходы которого подклю-. чены соответственно к управл ющему входу блока пам ти, счетному входу первого счетчика адреса, установочному входу первого регистра и установочному входу накапливающего сумматора, п тый выход блока синхро- низации подключен к тактовым входам второго регистра и умножител , шестой выход блока синхронизации подключен к тактовым входам первого ре гистра и накапливающего сумматрра и счетному входу второго г.четчика адf й. .л-...« , ..-,, f te,::- УI реса, информационный выход которого подключен к адресному входу блока посто нной пам ти, информационный выход которого подключен к второму ВХОДУ умножител , отличающийс  тем, что, с целью упрощени  фильтра, он содержит блок пам ти адресов и регистр адреса, причем информационный выход первого счетчика адреса подключен к адресному входу блока пам ти адресов, информационный выход которого подключен к информационному входу регистра адреса, информационный выход которого подключен к адресному входу блока пам ти, информационный вход которого  вл етс  информационным входом (Л фипьтра, а седьмой выход блока синх-, ронизации подключен к тактовому входу регистра адреса. 2. Цифровой фильтр по п. Г, о т личающийс  тем, что блок синхронизации содержит три элемента , И-НЕ, дешифратор, счетчик и генера ел тор тактовых ш пульсов, первый выход которого подключен к первым входам со первого, второго и третьего элементов И-НЕ и счетному входу счетчика, 4 информационный выход которого пода ключен к входу дешифратора, первый, второй и третий выходы которого подключены к вторым, входам соответственно первого, второго и третьего элементов И-НЕ, выходы которых  вл ютс  соответственно первым, третьим и четверым выходами блока синхронизации , а второй, третий, четвертый и п тый выходы генератора тактовых импульсов  вл ютс  соответственно п тым, шестым, вторым и седьмым выходами блока синхронизации.1. A DIGITAL FILTER containing a memory block whose information output is connected to the information inputs of the first and second registers, whose information outputs are connected to the first and second inputs of the adder, the output of which is connected to the first input of the multiplier, the output of which is connected to the input of the accumulating adder, respectively the output of which is the information output of the filter, the synchronization unit, the first, second, third and fourth outputs of which are connected. respectively, to the control input of the memory unit, the counting input of the first address counter, the setup input of the first register and the setup input of the accumulating adder, the fifth output of the synchronization unit is connected to the clock inputs of the second register and the multiplier, the sixth output of the synchronization unit is connected to the clock inputs the first register and accumulating summatr and the counting input of the second city counter adf. .l -... ", ..- ,, f te, :: - UI of the res, whose information output is connected to the address input of a fixed memory unit, the information output of which is connected to the second INPUT of the multiplier, characterized in that to simplify the filter, it contains an address memory block and an address register, the information output of the first address counter being connected to the address input of the address memory block, whose information output is connected to the information input of the address register, whose information output is connected to the address input of the memory block, inf The format input of which is an information input (L phptra, and the seventh output of the sync-and-ronization block is connected to the clock input of the address register. 2. The digital filter of Clause D, which is characterized by the fact that the synchronization block contains three elements, IS NOT , decoder, counter and clock pulse clock generator, the first output of which is connected to the first inputs from the first, second and third elements of the NAND and counting input of the counter, 4 which information output is provided to the input of the decoder, the first, second and third outputs which is connected to the second, the inputs, respectively, of the first, second and third elements AND-NOT, the outputs of which are respectively the first, third and four outputs of the synchronization unit, and the second, third, fourth and fifth outputs of the clock generator are respectively the fifth, sixth , the second and seventh outputs of the synchronization unit.

Description

Изобретение относитс  к вычислительной технике и может быть исполь зовано в системах цифровой обработки радиолокационных5 сейсмических5 гидроакустических и других сигналов ИзвеГ-тен цифровой нерекурсивньй фильтр, содержащий блоки пам ти входных отсчетов5 умножительj накопит ельньй сумматор Cl 1 Недостаток известного фильтра обусловлен низким быстродействием в случае симметрш-гных весовых |:оэффициентов . Наиболее близким по технической сущности к изобретению  вл етс  фильтр5 содержащий блок пам ти весовых коэффициентов, первый вход которого  вл етс  входам записи коэффициентов фильтра,второй вход выход соединены соответственно с первы адресным счетчиком и входом первого регистра3 выход которого соединен с первым входом умножител , соединенного своим выходом накопительного сумматора, выход которого соединей с цифроаналоговым преобразователем, два входа пам ти входных отсчетов, первые входы которых соединены с вторым и третьим адресньгми счетчиками соответственно, при этом второй вход и вьпсод первого блока пам ти входных отсчетов соединены с выходом второго и первым входом третьего регистроВу выход третьего регистра сое динен с входом второго регистра., а второй вход третьего регистра  вл ет с  входом отсчетов входного сигнала фильтра5 четвертый и п тьй регистры и оумматорз первый и второй входы ко торого соединены с выходами со.ответственно третьего и четвертого регнст с вторЬй-1 входом умноров , а выход жител , при этом первый и второй вхо ды п того регистра соединены с входа ми соответственно второго и четвертого регистров, а второй вход и выход блока пам ти входных отсчетов соединены соответственно с выходом п того и входом четвертого регистров , Формула свертки, реализуема  циф ровым фильтром, имеет вид JL Ь, - весовые коэффнн иенты, а х - отсчеты входного сигнала„ Дл  реализации этого алгоритма необхомо , очевидно, N+1 обращений к пам ти 62 входных отсчетов. Из формуоты видно, что входные отсчеты при вычислении каждого последующего выходного отсчета сдвигаютс  относительно весовых коэффициентов. В прототипе этот сдвиг осуществл етс  за счет того, что отсчет, считанньй в пам ти по некоторому адресу, в следующем такте переписываетс  по адресу на единицу больше. Таким образом, на каждый отсчет входного сигнала приходитс  два обращени  к пам ти входных отсчетов - одно чтение и одна запись. В св зи с этим в прототипе дл  дост .ижени  максимальной производительности фильтра при заданных ограничени  на входдщие в него узлы применены два блока пам ти входных отсчетов чтОд во-первыхJ усложн ет устройство управлени  и, во-вторых, требует дополнительных затрат оборудовани  на реализацию обрамлени  этих двух блоков пам ти, например требует применени  двух регистров , каж,аый из которых принимает данные с двух направлений. Вместе с тем, объем оборудовани  цифрового фильтра чожко уменьшить практически без сни- -жени  его быстродействи , если на каждый входной отсчет сигнал обра1цатьс  к пам ти входных отсчетов только один раз. т.е„ только читать входные данные без последующей их перезаписи,. Цель изобретени  - упрощение цифрового фильтра (уменьшение его аппаратурных затрат). Поставленна  цель достигаетс  тем, что цифровой фильтр, содержащий блок пам ти, информационный выход , которого подключен к информационным входам первого и второго регистров, информационные выходы которых подключены соответственно к первому и второму входам сумматора, выход которого подключен к первому входу умножител , выход которого подключен к входу накапливающего сумматора, выход .которого  вл етс  информационным выходом фильтра, блок синхронизации, первьЙ5 второй, третий и четвертый выходы которого подключены соотвест-. венно к управл ющему входу блока пам ти, счетному входу первого счетчика адреса, установо шому входу перйого регистра и установочному входу накапх1ивающего сумматора, п тый выход блока синхронизации подключен к тактовым входам второго регистра и умножител , шестой выход блока синхронизации подключен к тактовым входам первого регистра и накапливающего сумматора и счетному входу второго счетчика адреса, информационньй выход которого подключен к адресному входу блока посто нной пам ти, информационный выход которого подключен к второму входу умно жител , содержит блок пам ти адресов и регистр адреса, причем информ ционный выход первого счетчика адре са подключен к адресному входу блока пам ти адресов, йнформационньм выход которого подключен к инфо1 1ационному входу регистра адреса, информационный -выход которого подключ к адресному входу блока пам ти, информационный вход которого  вл етс  информационным входом фильтра, а се мой выход Блока синхронизации подключен к тактовому входу регистра адреса. При этом блок синхронизации содержит три элемента И-НЕ, дешифратор , счетчик и генератор тактовых импульсов, первый выход которого подключен к первым входам трех элементов И-НЕ и счетному входу счетчика , информационный выход .которого подключен к входу дешифратора, первый , второй и третий выходы которо го подключены к вторым входам соответственно первого, второго и третьего элементов И-НЕ, выходы которых ,  вл ютс  соответственно первым , третьим и четвертым выходами блока синхронизации, а второй, третий , четвертый и п тый выходы генер тора тактовых импульсов  вл ютс  со ответственно п тым, шестым, вторым и седьмым выходами блока синхронизации . На фиг. 1 показана блок-схема предлагаемого цифрового фильтра; на фиг, 2 - то же, блока синхронизации на фиг. 3 - временна  диаграмма работы блока синхронизации; на фиг.4 импульсна  характеристика фильтра и диаграмма считьгоани  данных из блок пам ти входных отсчетов; на фиг. 5 организаци  данных в блоке пам ти адресов; на фиг, 6 - граф-алгоритм работы блока синхронизации. Цифровой фильтр (фиг. 1) содержит блок 1 пам ти (входных отсчетов информационный вход 2 фильтра, регистр 3 адреса, выход 4 блока 5 син хронизации, блок 6 пам ти адресов, счетчик 7 адреса, информационный выход 8 и счетный вход 9, выход 10 блока синхронизации, регистры 11 и 12, сумматор 13, умножитель 14, блок 15 пам ти (весовых коэффициентов), счетчик 16 адреса, накапливающий сзп матор 17, а также выходы 18-22 блока синхронизации. Блок синхронизации (фиг. 2) содержит счетчик 23, выход 24 генератора 25 тактовых импульсов, дешифратор 26, выходы которого 26.1, 26,2 и 26.3, элементы И-ВЕ 27, 28 и 29, выходы 30-33 генератора 25. Дл  иллюстрации работы устройства рассмотрим в качестве примера реализапию цифрового фильтра с импульсной характеристикой, представленной на фиг. 4, т.е. с общим числом N, равным 53 коэффициентам. В случае симметричной характеристики число нулевых коэффициентов составл ет CN-1) /2, а общее число .ненулевых - (N-1)/2+1, т.е. равно 27, или с учетом симметрии характеристики число ненулевых коэффициентов по одну сторону от оси ординат составит 13 плюс один центральный. При таком числе ненул1евых коэффициентов можно получить затухание в полосе подавлени  не хуже 80 дБ. На фиг. 4, кроме импульсной характеристики фильтра, изображены также диаграммы, указьшающие пор док, в котором необходимо считьшать данные из блока 1 пам ти входных отсчетов при вычислении трех последовательных выходных отсчетов. Согласно фиг. 4 из блока 1 пам ти входных отсчетов в регистры 11 и 12 принимаютс  входные отсчеты, умножаемые на симметричные ненулевые коэффициенты импульсной характеристики . Цифры под горизонтальными пр мыми обозначают адреса  че- ек блока 1 пам ти входных отсчетов, из которых необходимо считьшать данные; дугами со стрелками соединены  чейки, содержимое которых необходимо суммировать на сумматоре 13. Закон изменени  адресов при чтении из блока 1 пам ти входных отсчетов описьшаетс  следующей системой рекуррентных соотношений ()(NM) 2m Лт-1(.4„,.1)шо(К+1) ((()tncc(N+l| , m 1,... N/2-1 , где ei,- - содержимое  чейки блока 6 пам ти с адресом i (,1,,. „ ,N) . Таким образом, ;в блоке 6 пам ти адресов последовательно записаны (N+1 последовательность адресов 0,1, ,,., N. Рассмотрим вычисление i ro-результирующего отсчета фильтра-. Каждый цикл вычислени  очередного отсч та результата состоит из 17-ти тактов синхросерии (11) генератора 25 см, диаграмму на фиг„ 2,,3)е На фиг„ представлен.граф-алгоритм работы блока 5. Номера оперативных вершин совпадают с номерами тактов работы устройства. При изображении алгорит ма прин ты следующие обозначени  -счетчик адреса; - регистр адреса 3; -регистр 115 -регистр 12; -входной каскад умножите--л  14| выходной каскад умножител  14| накопительный сумматор 17 j блок 1 пам ти отсчетов; А содержимое узла А; Ьодержш4ому узла А присвои значение 5 равное содержи-рю му узла В| I содержимое узла А переслат в узел В, В первом такое счетчик 7-адреса по импульсу синхросерии 10 увеличивает свое состо ние на единицу, из блока 6 пам ти адресов по синхросерии 4 (диаграмма на фиг. 3) в регистр 3 адреса .принимаетс  адрес Считанное по этому адресу изблока 1. пам ти входных отсчетов чис ло х по сигналу 19 блока 5 принима етс  в регистр 12, В этом же такте по синхросерии 10 счетчик адреса 7 измен ет свое состо ние на единицу а из блока 6 пам ти адресов в регистр 3 по сигналу4 принимаетс  ад рес оС , По сигналу 20 в такте 2 в регистр .11 принимаетс  число х читанное из блока 1 пам ти входных отсчетов. Значени  входных отсчетов, хранимые на регистрах 11 и 12, суммируютс  в такте 2 сумматором 13 и по сигналу 19 вычисленна  сумма принимаетс  на второй вход умножител  14„ По этому же сигналу на первый вход умножител  14 принимаетс  значение коэффициента h, считанного из пам ти коэффициентов 15 по адресу, задаваемому адресным счетчиком 16, на счетный вход которого подаетс  синхросери  20 генератора 25 (диаграмма на фиг, 3), По следующему импульсу синхросерии 19 (в такте 3) сформированное произведение у h( j ) (диаграмма на фиг, 4) принимаетс  в выходной каскад умножител  14, В первой половине такта 3 по сигналу 22 обнул етс  ,тop 17 и в такте 4 по импульсу синхросерии 20 произведение у записываетс  в сумматор 17, Одновременно в такте 2 (диаграмма на фиг, 6) счетчик 7 адреса увеличивает свое состо ние на единицу, в. регистр 3 адреса из блока 6 пам ти адресов принимаетс  адрес , по этому адресу из блока 1 пам ти входных отсчетов в регистр 1Й прини }аетс  число X, , счетчик 7 вновь увеличивает не единицу свое состо ние, а в регистр 3 принимаетс  адрес с/з, по которому в такте З.из блока 1 пам ти входных отсчетов в регистр 11 принимаетс  число . Считанные в тактах 2 и 3 из блока 1 пам ти входных отсчетов числа Хд и 3 такте 3 складываютс  на сумматоре 13 и по импульсз - синхросерии 19 принимаютс  на второй вход умножите л  14. По этому же сигналу на первый вход умножител  14 из блока 15 пам ти коэффициентов принимаетс  значение коэффициента h. Произведение () в такте 4. по импульсу синхросерии 19 принимаетс  в выходной каскад умножител  14. В такте 5 по импульсу синхросерии 20 в сумматор 17 принимаетс  сумма вновь сформированного произведени  у.с ранее накопленньм произведением у . Аналогичным образом устройство работает до такта 14. В такте 15, в отличие от предьщущйх (диаграммы на фиг. 4, 6), на центральньш коэффициент умножаетс  не сумма двух входных отсчетов, а один отсчет , по этой причине в такте 15 на устаноиочньй вход регистра 11 подаетс The invention relates to computing and can be used in digital processing systems of radar 5 seismic 5 hydroacoustic and other signals IzveG-ten digital non-recursive filter containing memory blocks of input samples 5 multiplier j accumulator adder Cl 1 The disadvantage of the known filter is due to low speed in the case of symmetrical signals weight |: coefficients. The closest in technical essence to the invention is a filter5 containing a weight storage unit, the first input of which is the inputs of the filter coefficients recording, the second input output is connected respectively to the first address counter and the input of the first register3 whose output is connected to the first input of the multiplier, connected by its the output of the memory adder, the output of which is connected to a digital-to-analog converter, two inputs of the memory of input samples, the first inputs of which are connected to the second and third address These counters are respectively, while the second input and the output of the first memory block of the input samples are connected to the output of the second and the first input of the third register. The output of the third register is connected to the input of the second register. And the second input of the third register is the fourth input of the filter 5 input. the first and second inputs of which are connected to the outputs of the third and fourth registers with the second – 1 input of multipliers, and the output of the inhabitant, with the first and second inputs of the first register Inns from the inputs of the second and fourth registers, respectively, and the second input and output of the input samples memory block are connected respectively to the output of the fifth and fourth registers, the convolution formula, implemented by a digital filter, has the form JL b, are weight coefficients, and x - input signal samples “For the implementation of this algorithm, obviously, N + 1 memory references of 62 input samples are needed. It can be seen from the formulary that the input samples when calculating each subsequent output sample are shifted relative to the weighting factors. In the prototype, this shift is due to the fact that the readout in the memory at a certain address is rewritten to the address one more in the next clock cycle. Thus, for each sample of the input signal, there are two accesses to the memory of the input samples — one read and one write. In this connection, in the prototype, in order to ensure maximum filter performance, given restrictions on the nodes entering it, two blocks of input samples were used, which firstly complicates the control device and, secondly, requires additional equipment for the implementation of framing These two memory blocks, for example, require the use of two registers, each of which receives data from two directions. At the same time, the amount of digital filter equipment can be reduced practically without decreasing its speed, if for each input sample the signal is addressed to the memory of input samples only once. i.e., “only read input data without subsequent rewriting.” The purpose of the invention is to simplify the digital filter (reducing its hardware costs). The goal is achieved by the fact that a digital filter containing a memory block, information output, which is connected to information inputs of the first and second registers, information outputs of which are connected respectively to the first and second inputs of the adder, the output of which is connected to the first input of the multiplier, the output of which is connected to the input of the accumulating adder, the output of which is the information output of the filter, the synchronization unit, the first 5, the second, the third and the fourth outputs of which are connected respectively. directly to the control input of the memory unit, the counting input of the first address counter, the set input of the first register and the setting input of the accumulator adder, the fifth output of the synchronization unit is connected to the clock inputs of the second register and the multiplier, the sixth output of the synchronization unit is connected to the clock inputs of the first register and accumulating adder and the counting input of the second address counter, the information output of which is connected to the address input of the block of permanent memory, the information output of which is connected to the second The input of the smart resident contains the address memory block and the address register, the information output of the first address counter is connected to the address input of the address memory block, the information output of which is connected to the information input of the address register, the information output of which is connected to the address input a memory unit whose information input is the information input of the filter, and its output of the Synchronization Unit is connected to the clock input of the address register. At the same time, the synchronization block contains three IS-NOT elements, a decoder, a counter and a clock pulse generator, the first output of which is connected to the first inputs of the three AND-NOT elements and the counting input of the counter, the information output of which is connected to the input of the decoder, the first, second and third the outputs of which are connected to the second inputs of the first, second and third elements of the NAND, respectively, whose outputs are respectively the first, third and fourth outputs of the synchronization unit, and the second, third, fourth and fifth outputs are generator The clock pulses are respectively the fifth, sixth, second, and seventh outputs of the sync block. FIG. 1 shows the block diagram of the proposed digital filter; FIG. 2 is the same; the synchronization unit of FIG. 3 - timing diagram of the synchronization unit; Fig. 4 shows the impulse response of the filter and the graph of data collected from the memory of the input samples; in fig. 5 data organization in the address memory block; Fig 6 is a graph-algorithm of operation of the synchronization unit. The digital filter (Fig. 1) contains memory block 1 (input samples information filter input 2, register 3 addresses, output 4 of synchronization sync 5, address memory block 6, address counter 7, information output 8 and count input 9, output 10 synchronization block, registers 11 and 12, adder 13, multiplier 14, memory block 15 (weighting factors), address counter 16, accumulating czp matrix 17, and also synchronization block outputs 18-22. The synchronization block (Fig. 2) contains counter 23, generator 24 output 25 clock pulses, decoder 26, whose outputs are 26.1, 26.2 and 26.3, are elements You IS-BE 27, 28 and 29, outputs 30-33 of generator 25. To illustrate the operation of the device, we consider as an example the realizability of a digital filter with the impulse response shown in Fig. 4, that is, with a total number N equal to 53 In the case of a symmetric characteristic, the number of zero coefficients is CN-1) / 2, and the total number of non-zero coefficients is (N-1) / 2 + 1, i.e. equal to 27, or taking into account the symmetry of the characteristic the number of nonzero coefficients on one side of the axis of ordinates will be 13 plus one central. With such a number of non-zero coefficients, attenuation in the suppression band can be obtained no worse than 80 dB. FIG. 4, besides the impulse response of the filter, diagrams are also shown indicating the order in which the data from memory block 1 of the input samples must be combined when calculating three consecutive output samples. According to FIG. 4, from input memory block 1 into registers 11 and 12, input counts are multiplied by symmetric non-zero impulse response coefficients. The numbers under the horizontal lines indicate the addresses of the blocks in memory 1 of the input samples, from which it is necessary to read the data; arcs with arrows connect cells whose contents must be summed up on adder 13. The law of address change when reading from input memory block 1 is described by the following system of recurrence relations () (NM) 2m Lt-1 (.4 ",. 1) sho ( K + 1) ((() tncc (N + l |, m 1, ... N / 2-1, where ei, - is the contents of the cell of memory block 6 with address i (, 1 ,,. ", N Thus,; in block 6, the memory of addresses is sequentially recorded (N + 1 sequence of addresses 0.1, ,,., N. Consider the calculation of the i ro-resultant filter count-. Each cycle of calculating the next result count consists of 17 clock ticks of the synchronization series (11) of the 25 cm generator, the diagram in FIG. 2,, 3). f In FIG, the graph shows the algorithm of operation of block 5. The numbers of operational vertices coincide with the numbers of strokes of the device. The following notation is taken is the address counter; - address register 3; register 115; register 12; input cascade multiplier — l 14 | output cascade multiplier 14 | accumulative adder 17 j block 1 of sample memory; And the contents of node A; To contain the node A, assign the value 5 equal to the content of the node B | I the contents of node A will be transferred to node B, B first of which the 7-address counter by pulse of sync series 10 increases its state by one, from block 6 of the memory of addresses on sync series 4 (chart in Fig. 3) into address register 3. The readout from the address of block 1. The memory of the input samples of the signal 19 of block 5 is taken to register 12. In the same clock cycle of synchronization 10, the address counter 7 changes its state by one from block 6 of the memory of addresses to register 3 at signal4 is taken to the address of C, According to signal 20 in tick 2 to register .11 receive It is the number x read from block 1 of the memory of the input samples. The values of input samples stored on registers 11 and 12 are summed up in tick 2 by adder 13 and the signal 19 computes the calculated sum to the second input of the multiplier 14 "By the same signal to the first input of the multiplier 14, the value of the coefficient h read from the coefficient memory 15 is received at the address specified by the address counter 16, to the counting input of which synchronization 20 of generator 25 is fed (diagram in FIG. 3). For the next pulse of synchronization 19 (in step 3), the generated product y (h) (j) (diagram in FIG. 4) is received on the weekend multiplier hell 14, in the first half of clock 3, signal 22 is zeroed, top 17 and in clock 4 according to the synchronization pulse 20, the product y is written into the adder 17, at the same time in clock 2 (the diagram in FIG. 6) the address counter 7 increases its state per unit, c. The 3 address register from the address memory block 6 is received; the address, from the memory 1 block of input samples, the number X is received in the 1st register; the counter 7 again increases its state, and the address c / 3, in which the number is taken in the clock Z. of the block 1 of the memory of the input samples into the register 11. Read in steps 2 and 3 of block 1 of the memory of input samples, the numbers Xd and 3 of beat 3 are added together on adder 13 and, according to pulses - 19, are received at the second input multiply l 14. By the same signal at the first input of multiplier 14 from block 15 These coefficients take the value of the coefficient h. The product () in the clock cycle 4. according to the pulse of the synchronization series 19 is received in the output stage of the multiplier 14. In the clock cycle 5 according to the pulse of the synchronization series 20, the sum of the newly formed product of the previously accumulated product y is taken in the adder 17. Similarly, the device operates up to clock cycle 14. In cycle 15, unlike the previous ones (diagrams in Figs. 4, 6), not the sum of two input samples, but one sample is multiplied by the central coefficient, for this reason, in clock 15, the register input 11 served

сигнал 21 обнулени  блока 5. Таким образом, на второй вход умножител  14 в такте 15 по импульсу син ;росерии 19 принимаетс  содержимое регистра 12, т.е. входной отсчет х . В такте 16 произведение импульсом синхросерии 19 принимаетс  в выходной каскад умножител .the signal zeroing block 21 of the block 5. Thus, the second input of the multiplier 14 in the cycle 15 is impulse syn; the series 19 receives the contents of register 12, i.e. input count x. In cycle 16, the product of a sync pulse 19 is received in the output stage of the multiplier.

В такте 17 реэультирукада  сумма у. принимаетс  в сумматор 17 и считываетс  из устройства. Таким образом , чтение из блока 1 пам ти входных отсчетов происходит в течение первых 14 тактов. Запись очередного входного отсчета осуществл етс  в такте 16 сигналом 18 блока 5. Адрес , по которому осуществл етс  эта запись, также считываетс  из блока 6 пам ти адресов. При этом, учитыва , что счетчик 7 адреса работает в непрерывном режиме и последний адрес о-м/г дл  чтени  из блока 1 пам ти входных отсчетов считываетс  в такте 14, после  чeЙJcи со словом (.d. в блоке 6 пам ти адресов (фиг. 5) лежат три  чейки, содержимое которых безразлично дл  работы устройства , а затем расположена  чейка с адресом (.дл  записи входного отсчета и еще три безразличные  чейки, после которых начинаетс  очередна  последовательность адресов чтени  из блока 1 пам ти входных отсчетов в следующем цикле вычислений. Первьй адрес этой последовательности совпадает с последним адресом, по которому осуществл лась запись, поскольку на коэффициент h умножаетс  сумма входного отсчета, пришедшего последним по времени, с входным отсчетом, наход щимс  в блоке 1 пам ти входных от ,счетов наибольшее врем  (диаграмма . на фиг. 4). Счетчик 7адреса имеет коэффициент пересчета, равный количеству слов в блоке 6 пам ти адресов Поэтому по достижении значени  А, (фиг. 5) он обнул етс  (принимает значени  ), при этом очередна  последовательность адресов чтени  начинаетс  с оСо. В то же врем  последн   запись также осуществл лась по адресу о(,, следовательно, закон изменени  последовательности адресов чтени  и записи не нарушаетс .In measure 17 of the re-instruction, the amount of y. is received into adder 17 and read from the device. Thus, reading from input memory block 1 takes place during the first 14 cycles. The next input sample is recorded in clock 16 by signal 18 of block 5. The address at which this record is made is also read from block 6 of the address memory. At the same time, taking into account that the address counter 7 is operating in continuous mode and the last address o-m / g for reading from block 1 of the memory of input samples is read in step 14, after reading the word (.d. In block 6 of the memory of addresses ( Fig. 5) there are three cells, the contents of which are indifferent to the operation of the device, and then a cell with the address is located (.dl record the input sample and three more indifferent cells, after which the next sequence of reading addresses from memory 1 of the input samples begins in the next cycle Calculations. First address of this The sequence coincides with the last address to which the recording was made, because the coefficient h multiplies the sum of the input count that came last in time, with the input count that is in memory block 1 of the billing for the longest time (chart. Fig. 4 The 7-address counter has a conversion factor equal to the number of words in block 6 of the address memory. Therefore, upon reaching the value A, (Fig. 5), it zeroes (takes on values), and the next sequence of reading addresses starts with oCo. At the same time, the last entry was also made at address o, therefore, the law for changing the sequence of the read and write addresses is not violated.

В такте 1 следующего цикла вычислений из блока 6 пам ти адресов по синхросерии 4 в регистр адреса 3 принимаетс  оС2. Считанное по этому адресу из блока 1 пам ти входных отсчетов число принимаетс  в регистр 12. В этом же такте в регистр 3 при- нимаетс  адрес Считанное по этому адресу число принимаетс  в регистр 11, а сумма содержимых регистров 11 и 12 в такте 2 принимаетс  на второй вход умножител  14 и т.д.In cycle 1 of the next computation cycle, from address memory block 6 of synchronization series 4, oC2 is received in address register 3. The number read at this address from block 1 of the memory of input samples is taken into register 12. At the same time, the address is taken into register 3. The number read at that address is taken into register 11, and the sum of the contained registers 11 and 12 in time 2 is taken by the second input of the multiplier 14, etc.

Таким образом, предложенное выполнение цифрового фильтра упрощает его конструкцию и снижает аппаратные затраты.Thus, the proposed implementation of a digital filter simplifies its design and reduces hardware costs.

Фиг.11

г.2d.2

J / I 2 I J 41 I J I tf I t 8 tJ / I 2 I J 41 I J I tf I t 8 t

тншtnsh

гш jijrnjanJTJTJTJnjTjngsh jijrnjanJTJTJTJnjTjn

njlJTJlJ-lJlJlJlJlJT.rLnjlJTJlJ-lJlJlJlJlJT.rL

))

fw;fw;

U2.JU2.J

ГхGh

. .

i: i:

fslfsl

чCN5 -СhCN5-C

ИAND

СмCm

CsCs

,Css, Css

«"

СМCM

«"

ff

Фаг.5Phage.5

Hwa/iO }Hwa / iO}

ТT

//

СГ77--RG3SG77 - RG3

ff/УиеМ RGtS ff / WieM RGtS

С7-7/-/ 6JC7-7 / - / 6J

Прием KG 12Reception KG 12

hi -W/ (KGJ3) K6}2f) C77 : « Cr77+f 4;СГ7 -«GJhi -W / (KGJ3) K6} 2f) C77: "Cr77 + f 4; DG7 -" GJ

Прием KG13Reception KG13

CT7 CT7

Прием R5l Reception R5l

f R672 ) f R672)

/Jj--/7W СГ77. / Jj - / 7W SG77.

Лрием KGf3 СГ77-- / бЗLrieu KGf3 SG77-- / БЗ

/ г/гл- Л5 ./ g / hl-L5.

С лсо + /ге/2 With lso + / gi / 2

Лз i RG13-7+ KG127) Lz i RG13-7 + KG127)

:cr77.- cr7 --f-f сг77- /ге1: cr77.- cr7 - f-f cr77- / ge1

Лрием RGn СТ7У СГТ7- 1 Lriem RGn ST7U SGT7-1

1515

0 ..Г /«JfJ -/ / r His(R6r37i KGn7}4 PO  0...G / "JfJ - / / r His (R6r37i KGn7} 4 PO

. CT77 . CT77

:сг7 -«6J: cr7 - “6J

СГ7 -Я6ДSG7 -Y6D

Janucb ОЗУJanucb ram

SN7:« W 0SN7: "W 0

Ада  еш -««Р5 cr77. cr7.fAda Esh - «« P5 cr77. cr7.f

/7/ 7

СГ7 SW . MPD CT7y- KG3SG7 SW. MPD CT7y- KG3

Claims (2)

1. ЦИФРОВОЙ ФИЛЬТР, содержащий блок памяти, информационный выход которого подключен к информацион-1. DIGITAL FILTER containing a memory unit, the information output of which is connected to the information -ь ным входам первого и второго регистров, информационные выходы которых подключены соответственно к первому и второму входам сумматора, выход которого подключен к первому входу умножителя, выход которого подключен к входу накапливающего сумматора, выход которого является информационным выходом фильтра, блок синхронизации, первый, второй, третий и четвертый выходы которого подклю—. чены соответственно к управляющему входу блока памяти, счетному входу первого счетчика адреса, установочному входу первого регистра и установочному входу накапливающего сумматора, пятый выход блока синхронизации подключен к тактовым входам второго регистра и умножителя, шестой выход блока синхронизации подключен к тактовым входам первого регистра и накапливающего сумматора и счётному входу второго счетчика ад реса, информационный выход которого подключен к адресному входу блока постоянной памяти, информационный выход которого подключен к второму входу умножителя, отличающийся тем, что, с целью упрощения фильтра, он содержит блок памяти адресов и регистр адреса, причем информационный выход первого счет чика адреса подключен к адресному входу блока памяти адресов, информационный выход которого подключен к информационному входу регистра адреса, информационный выход которо го подключен к адресному входу блока памяти, информационный вход которого является информационным входом фильтра, а седьмой выход блока синх-, ронизации подключен к тактовому входу регистра адреса.the first inputs of the first and second registers, the information outputs of which are connected respectively to the first and second inputs of the adder, the output of which is connected to the first input of the multiplier, the output of which is connected to the input of the accumulating adder, the output of which is the information output of the filter, synchronization unit, first, second , the third and fourth outputs of which I will connect. correspondingly to the control input of the memory block, the counting input of the first address counter, the setup input of the first register and the setup input of the accumulating adder, the fifth output of the synchronization unit is connected to the clock inputs of the second register and multiplier, the sixth output of the synchronization block is connected to the clock inputs of the first register and accumulating adder and the counting input of the second counter address, the information output of which is connected to the address input of the read-only memory block, the information output of which is sub connected to the second input of the multiplier, characterized in that, in order to simplify the filter, it contains an address memory unit and an address register, wherein the information output of the first address counter is connected to the address input of the address memory unit, the information output of which is connected to the information input of the address register, the information output of which is connected to the address input of the memory block, the information input of which is the information input of the filter, and the seventh output of the sync, drop, block is connected to the clock input of the address register a. 2. Цифровой фильтр по п. Г, о т 'личающийся тем, что блок синхронизации содержит три элемента , И-НЕ, дешифратор, счетчик и генератор тактовых импульсов, первый выход которого подключен к первым входам первого, второго и третьего элементов И-НЕ и счетному входу счетчика, информационный выход которого подключен к входу дешифратора, первый, второй и третий выходы которого под- ключены к вторым, входам соответствен но первого, второго и третьего элементов И-НЕ, выходы которых являются соответственно первым, третьим и четверым выходами блока синхронизации, а второй, третий, четвёртый и пятый выходы генератора тактовых >2. The digital filter according to claim D, characterized in that the synchronization unit contains three elements, NAND, a decoder, a counter and a clock generator, the first output of which is connected to the first inputs of the first, second and third NAND elements and the counter counter input, the information output of which is connected to the decoder input, the first, second and third outputs of which are connected to the second, inputs of the first, second and third AND-NOTES respectively, the outputs of which are the first, third and fourth outputs of the block, respectively sync tions, while the second, third, fourth and fifth outputs of clock generator> импульсов являются соответственно пятым, шестым, вторым и седьмым выходами блока синхронизации.pulses are respectively the fifth, sixth, second and seventh outputs of the synchronization unit.