I Изобретение относитс к вычислительной технике, конкретно к вычислительным машинам с двоичньм представлением информации. Известно запоминающее устройство содержащее накопитель, схемы И, дешифратор , формирователь адреса, коммутатор адреса и коммутатор ошиб ки СОНаиболее близким к изобретению по технической сущности вл етс устройство С23. Цель изобретени - повышение информационной емкости устройства. Цель достигаетс тем, что в запо минающее устройство, содержащее . блок пам ти и выходной регистр, информационные входы которого соедине ны с соответствующими выходами блок пам ти, выходы выходного регистра вл ютс информационными выходами устройства, а управл ющий вход выходного регистра вл етс управл ющим входом устройства, дополнитель но введены генератор кода 1 и триггер, причем выход генератора кода 1 соединен с установочным входом триггера, управл ющий вход которого соединен с управл ющим вхо дом выходного регистра. Согласно второму варианту в запоминающее устройство, содержащее блок пам ти и выходной регистр, информационные входы которого соедине ны с соответствующими выходами блока пам ти, выходы выходного регистр вл ютс информационными выходами устройства, а управл ющий вход выходного регистра вл етс управл ющим входом устройства, дополнитель но введены инвертор и триггер, причем вход инвертора соединен с входо старшего разр да выходного регистра выход инвертора соединен с установо ным входом триггера, управл ющий вх которого соединен с управл ющим вхо дом выходного регистра. 7 На чертеже представлена схема предлагаемого устройства. Запоминающее устройство, выполненное согласно первому варианту, содержит блок 1 пам ти, регистр 2 приема числа, выходной регистр 3, регистр А адреса, блок 5 управлени , генератор 6 кода 1, триггер 7. Согласно второму варианту устройство содержит блок 1 пам ти, регистр 2 приема числа, выходной регистр 3, регистр 4 адреса, блок 5 управлени , инвертор 6 и триггер 7. Предлагаемое запоминающее устройство работает следуюпщм образом. Информаци из регистра 2 приема . (без информации о старшем разр де мантиссы) поступает в блок 1 пам ти по адресу, содержащемус в регистре 4 адреса. При Считывании из блока пам ти по указанному в регистре 4 адресу информаци поступает в регистр 3 выдачи числа, а генератор кода 1 или инвентор 6 по -содержимому знакового разр да регистра выдачи , к входу которого он подключен, восстанавливает информацию о.старшем разр де мантиссы и заносит по сигналу триггера 7 в регистр 4. За счет разгрузки устройства от необходимости хранить зависимую от состо ни других чеек информацию по вл етс возможность сохранить информацию еще об одном младшем разр де мантиссы. Что обуславливает повьш1е ие информативной емкости. Использование изобретени , например , в вычислительной технике, позволит в блоке пам ти той же разр дности хранить числа вдвое большей точности, что значительно повысит зффективность использовани устройства , особенно в классе мини- и микро-ЭВМ, где разр дность чеек пам ти н ев елик а.I The invention relates to computing, specifically to computers with binary representation of information. The memory device containing the drive, the AND schemes, the decoder, the address driver, the address switch and the CON error switch are the closest to the invention in technical essence is the C23 device. The purpose of the invention is to increase the information capacity of the device. The goal is achieved by having a storage device containing. the memory block and the output register, the information inputs of which are connected to the corresponding outputs of the memory block, the outputs of the output register are the information outputs of the device, and the control input of the output register is the control input of the device, additionally entered code generator 1 and a trigger, The output of the code 1 generator is connected to the setup input of the trigger, the control input of which is connected to the control input of the output register. According to the second variant, the memory containing the memory block and the output register, the information inputs of which are connected to the corresponding outputs of the memory block, the outputs of the output register are the information outputs of the device, and the control input of the output register is the control input of the device; but an inverter and a trigger are entered, with the inverter input connected to the high-order input of the output register and the output of the inverter connected to the set input of the trigger, the control of which is connected with the control output of the output register. 7 The drawing shows the scheme of the proposed device. The memory device made in accordance with the first embodiment contains a memory block 1, a number reception register 2, an output register 3, an address register A, a control block 5, a code 1 generator 6, a trigger 7. According to a second embodiment, the device contains a memory block 1, a register 2 receptions of the number, output register 3, register of 4 addresses, control unit 5, inverter 6 and trigger 7. The proposed storage device operates as follows. Information from register 2 admissions. (without information about the high-order de mantissa) enters memory block 1 at the address contained in address register 4. When reading from the memory block at the address specified in register 4, the information enters register 3 of issuing a number, and the code 1 generator or inventory 6 according to the sign bit of the issuing register, to the input of which it is connected, restores information about the oldest distant code according to the trigger signal 7, it enters the register 4. Due to the unloading of the device against the need to store information dependent on the state of other cells, it is possible to store information about one more low-level mantissa. What causes the increase of informative capacity. The use of the invention, for example, in computing, will allow storing numbers of twice the accuracy in a memory unit of the same size, which will significantly increase the efficiency of using the device, especially in the class of mini- and micro-computers, where the size of memory cells is low. but.