SU1137463A1 - Устройство дл умножени - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержащее регистры множимого и множител , матрицу элементов И, группу элементов ИЛИ, накапливающий суьматор и блок выделени  младшего разр да , причем выхода разр дов регистра множимого соединены с первыми входами элементов И соответствукадих столбцов матрицы, выход j-ro эле . мента И i-й строки матрицы- (t 1,.,,, ,...,ri; n- разр дность сомножителей ), кроме первого элемента И первой строки матрицы и п-го элемента И п-й строки матрицы, подключен ко входу (t + j -2)-го элемента ИЛИ групгал, о тличающ е е с   тем, что, с целью повышени  быстродействи , в устройство введены два буферных регистра и блок управлени , содержащий счетчик, два элемента И и элемент ИЛИ, блок выделени  младшего разр да содержит п ,зпементов И, а накашшвакщ й сумматор выполнен как сумматор с запоми- .нанием переносов, при этом входы k-ro элемента И блока выделени  млад;шего разр да ( 1.,..., к-1) соединены с пр мым выходом f1 +n-ro разр да регистра множител  и инверсными выходами всех предыдущих разр дов регистра множител , входы п-го элемента И блока выделени  младшего разр да соединены с инверсными выходами всех разр дов регистра множител , пр мой выход первого разр да которого подключен к информационному входу первого разр да первого буферного регистра, выход k-ro элемента И блока выделени  младшего разр да подключен к информационному входу (k+l)-ro разр да первого буферного регистра, выход ка адого разр да которого соединен со вторыми входами элементов И соответствующей § строки матрицы, выход первого элемента И первой строки матрицы соединен с информационным входом первого разр да второго буферного регистра, выход р-го элемента ИЛИ группы (В,..., 2n-3j соединен с информационным входом (К+1)-го разр да второго буферного регистра, инфорСО мационный вход

Description

сумматора и регистра множител , входы обнулени  разр дов которого соединены с информационными входами соответствующих разр дов первого бу.ферного регистра, выход первогоэлемента И блока управлени  подключен ко входу счетчика блока управлени , пр мой выход первого и инверсный выход второго разр дов которого соединены

со входами элемента 1-ШИ, пр мой выход второго разр да и выход переполнени  второго разр да счетчика блока управлени  подключены соответственно ко входу управлени  сквозным переносом накапливающего сумматора и выходу индикации окончани  . операции умножени  устройства .

Изобретение относитс  к вычислительной технике и может быть использовано при разработке быстродействующих устройств умножени  асинхронного типа.5

Известно устройство дл  умножени , содержащее регистры множимого и множител , накапливающий сумматор, матрицу элементов И, две группы элементов ИЛИ,, две группы элементов И и О группу элементов задержки СЗ.

Недо.статком известного устройства  вл етс  низкое быстродействие.

Наиболее близким по технической сущности к изобретению  вл етс  уст- 15 ройство дл  умножени , содержащее регистры множимого и множител , матрицу элементов И, группу элементов ИЛИ, группу элементов И, накапливающий сумматор и блок выделени  мпад- 20 шего разр да, причем выходы регистра множимого соединены с первыми входами элементов И соответствующих столбцов матрицы, выход j-ro элемента И -й строки матрицы 25 i l,...,h; j l,...,n; n - разр дность сомножителейU кроме первого элемента И первой строки матрицы и п-го элемента И ,п-й строки матрицы подключены к входу (i+j-2)-rd 30 элемента ИЛИ группы, выходы элементов ИЛИ группы подключены соответственно к входам разр дов с 2-го по (2л - 2)-и накапливающего сумматора , входы Г-го и ( 1)-го разр дов которого подключены соответственно к выходам первого элемента И первой строки матрицы и р-го элемента И п-й строки матрицы, входы блока вьщелени  младшего разр да соеди о нены с инверсными выходами соответствующих разр дов регистра множител ,.

а выходы соединены с первыми входами соответствующих элементов И группь1 , вторые входы которых соединены с пр мыми выходами соответствуюцщх разр дов регистра, множител , а третьи входы объединены и соединены с входами синхронизации регистра множител  и накапливающего сумматора и с входом синхронизации устройства , выходы элементов И группы соединены с вторыми входами элементов И соответствующей строки матрицы и с входами обнулени  соответствующих разр дов регистра множител  2.

Недостатком известного устройства  вл етс  относительно низкое бысродействие , вызванное большой длительностью его такта работы (длительность такта определ етс  временем Прохождени  информации через группу элементов И, матрицу элементов И, группу элементов ИЛИ и временем суммировани  в накапливающем сумматоре со сквозным переносом).

Цель изобретени  - повьшение быстродействи  устройства за счет сокращени  длительности такта работы .

Поставленна  цель достигаетс  тем, что в устройство дл  умножени  содержащее регистры множимого и множител , матрицу элементов И, группу элементов ИЛИ, накапливающий сумматор и блок выделени  младшего разр да , причем выходы разр дов регистра множимого соединены с первыми входами элементов И соответствующих столбцов матрицы, выход j-го элемента И i-й строки матрицы (i l,,..,n;j 1,..., ; n- разр дность сомножителей), кроме первого элемента И первой строки матрицы и и-го элемента И строки матрицы , подключен к входу -2)-го элемента ИЛИ группы, введены два бу ферных регистра и блок управлени , содержащий счетчик, два элемента И и элемент ИЛИ, блок выделени  младшего разр да содержит « элементов И, а накапливающий сумматор выполнен как сз мматор с запоминанием переносов, при этом входы эле мента И блока выд.елени  младшего разр да (k 1,..., п-1) соединены с пр мым выходом (1 + 1)-го разр да регистра множител  и инверсными выходами всех предьщущих разр дов регистра множител , входы и-го элемента И блока выделени  младшего разр да соединены с инверсными выхо дами всех разр дов регистра множител , пр мой выход первого разр да которого подключен к информацион ному входу первого разр да первого буферного регистра, выход It-го эле мента И блока выделени  младшего разр да подключен к информационному входу (1с + 1)-го разр да первого буферного регистра, выход каждого разр да которого соединен, с вторыми входами элементов И соответствующей строки матрицы, выход первого элемента И первой строки матрицы соединен с информационным входом пе вого разр да второго буферного регистра , выход -го элемента ИЛИ ,группы (Р t,..., 2ft-3 ) соединен с ;информационным.входом (8+})-го разр да второго буферного регистра, информационный вход (2п -1)-го разр  да которого подключен к выходу п-г элемента И i-и строки матрицы, выхо разр дов второго буферного регистра подключены к входам соответствующих разр дов накапливающего сумматора. выход п-го элемента И блока выделе ни  младшего разр да подключен к первому входу первого элемента И блока управлени , второй вход которого соединен со входом синхронизации устройства и первым входом второго элемента И блока управлени  второй вход Которого соеданен с выходом элемента ИЛИ блока управлени  а выход - со входом синхронизации буферных регистров, накапливающего сумматора и регистра множител , вход обнулени  разр дов .которого соединены с информационными входа соответствующих разр дов первого буферного регистра, выход первого элемента И блока управлени  подключен к входу счетчика блока управлени , пр мой выход первого и инверсный выход второго разр дов которого.соединены с входами элемента ИЛИ, пр мой выход второго разр да и выход переполнени  второго разр да счетчика блока управлени  подключены соответственно к входу управлени  сквозным переносом накапливающего сумматора и выходу индикации окончани  операции умножени  устройства . На фиг. 1 приведена структурна  схема устройства дл  случа , когда на фиг. 2 - функциональна  схема блока выделени  млада1его разр да; на фиг. 3 - функциональна  схема блока управлени ; на . фиг. 4 - временна  диаграмма работы устройства. Устройство содержит (фиг.1) регистры 1,2 соответственно множимого и множител , первый буферный регистр 3, второй буферный регистр 4, накапливанмций сумматор реализованный в виде комбинационного сумматора 5 и регистра 6 результата с соответствуннцими св з ми, матрицу 7 элементов И 8, группу 9 элементов ИЛИ JO, блок 11 выделени  мпадшего разр да, блок 12 управлени , вход 13 синхронизации устройства и выход 14 индикации окончани  операции умножени  устройства. Выхода разр дов регистра 1 множимого соединены с первыми входами элементов И 8 соответствующих столбцов матрицы 7, а выходы разр дов первого буферного регистра 3 соединены с вторыми входами элементов И 8 соответствующих строк матрицы 7, выход j-го элемента И О 1-й строки матрицы 7 строки матри1у 1 ( i 1,..., 4; j 1,..., 4), кроме первого элемента И 8 первой строки матрицы 7 и четвертого элемента И 8 четвертой строки матрицы 7, подключен к входу (f-t-j -2)-го элемента ИЛИ 10 группы 9, выход первого элемента И 8 первой строки матрищ  7 соединен с информационным входом первого разр да второго буерного регистра 4, выход -го элемента ИЛИ 10 группы 9 (,...,5) соединен с информационным входом (+ )-го разр да второго буферного регистра 4, информационный вход седьмого разр да которого подключей к выходу четвертого элемента И 8 четвертой строки, матрицы 7, выходы разр дов второго буферного регистра 4 подключены к входам соот ветствующих разр дов накапливающего сумматора, пр мые и инверсные выходы разр дов регистра 2 множител  соединены с входами блока 11 выделени  младшего разр да, выходы кото рого подключены к информационньш входам соответствующих разр дов пер вого буферного регистра 3 и к входа обнул 1ш  соответствующих разр дов регистра 2 множител , выход окончани  выделени  блока 11 выделени  младшего разр да соединен с первым входом блока. 12 управлени , второй вход которого соединен с входом 13 синхронизации устройства, первый выход блока 12 .управлени  подключен к входам синхронизации буферных регистров 3 и 4, накапливающего сум матора и регистра 2 множител , второй выход блока 12 управлени  подключен к входу управлени  сквозным переносом накапливающего сумматора , а третий выход блока 12 управлени  подключен к выходу 14 индикации окончани  операции умножени  устройства. Все регистры устройства могут быть построены на двухтактных синхронных JV-триггерах, причем в каждом разр де регистра 6 результата накапливающего сумматора используетс  два таких триггера (один триггер предназначен дл  хранени  разр дных сумм сумматора 5, а другой дл  запом тнани  его же разр дных переносов ). Сумматор 5 выполнен комбинационным типа с запо шнанием разр дных переносов и с возможность их сквозной передачи на последнем щаге умножени  путем подачи соответствующего сигнала на его управл  щий вход. Блок 11 выделени  младшего разр да предназначен дл  последовательного выделени  единиц г-разр дног двоичного кода множител , начина  с его младших разр дов, хранимого в регистре 2 множител . Он содер-жит (фиг.2) П злементов И 15 н фу ционирует в.соответствии со следую щими логическими выражени ми П1 , П2.,,-, i52V4 1 где П , П., П, П. - признаки выделени  соответственно первого, второго , третьего и четвертого значащих разр дов регистра 2 множител ; П признак окончани  выделени  значащих разр дов регистра 2 множител ; ,у. - двоичные цифры множите-- . л  у , причем возрастание индексов при буквенных обозначени х прин то iB направлении старших разр дов. Этот вариант построени  блока 11 выделени  младшего разр да обладает иск лючительно высоким быстродействием, особенно при малых значени х разр дности обрабатываемой в устройстве информации. При больших же значени х t из-за ограниченных возможностей логических элементов целесообразно в блоке 11 использовать принцип разбиени  его на группы с последовательной либо параллельной передачей между группами признаков П окончани  выделени  значащих разр дов в группах. Это позвол ет даже при .п 56 и существующей элементной базе обеспечить врем  выделени  значащего разр да, не превышающее величину Зг; где f- задерж- ка сигнала на одном логическом элементе . Блок 12 управлени  содержит (фиг.3)первый элемент И 16, второй элемент И 17, элемент ИЛИ 18 и двухразр дный двоичный счетчик 19 (разр дность счетчика может быть и другой), причем первый вход . блока 12 управлени  соединен с первым входом первого злемента И 16, второй вход которого соединен с вторым входом блока 12 управлени  и с первым входом второго элемента И 17, второй вход которого соединен с sbiходом элемента ИЛИ 18, а выход  вл етс  первым выходом блока 12 управлени , выход первого элемента И 16 подключен к входу счетчика 19, пр мой выход первого и инверсный выход второго разр дов которого соединены с входами элемента ИЛИ 18, пр мой выход второго разр да н выход переполнени  второго разр да счетчика 12  вл ютс  соответственно вторым и третьим выходами блока 12 управлени . Устройство работает следующим образом. 7 Пусть требуетс  умножить п- раз р дное множимое X на п- разр дный множитель 1010. В исходно состо нии в регистре 1 множимого хранитс  двоичньш код числа X без знака, в регистре 2 множител  - дво ичный код числа У без знака, буферные регистры 3,4, регистр 6 результата накапливающего сумматора и сче чик 19 блока 12 управлени  обнулены . В первом такте работы устройства на выходе блока 1I выделени  младшего разр да формируетс  признак выделени  второго значащего ра р да регистра 2 множител . Первый такт заканчиваетс  с приходом на вход 13 синхронизации устройства первого синхроимпульса, по которому на выходе второго элемента И 17 блока 12 управлени  формируетс  упр л ннций сигнал с разрешени  которого по признаку устанавливаетс  в ноль второй разр д регистра 2 множител  и записываетс  единица во второй разр д первого буферного регистра 3. Во втором такте работы устройства на выходе блока 1 1. выделени младшего разр да формируетс  признак выделени  четвертого значащего разр да регистра 2 множител , и одновременно с этим под дейст вием потенциала логической единицы, записанной во втором разр де первого буферного.регистра 3, осуществл  етс  передача соответствующим.обра зом сдвинутого множимого с выходов элементов И 8 второй строки матрицы 7 через элементы ИЛИ 10 группы 9 на информационные входы второго буферного регистра 4, Второй такт заканчиваетс  с приходом на вход .13 синхронизации второго синхроимпульcaj по которому на выходе второго элемента И 17 блока 12 управлени  формируетс  управл ющий сигнал, с р решени  которого осуществл етс  за- пись информации во второй буферный регистр 4 с его информационных входов , а также по признаку устанавливаетс  в нуль четвертый разр д регистра 2 множител  и записываетс  единица в четвертый разр д первого буферного регистра 3 (вто рой разр д буферного регистра 3 обн л етс , так как его триггеры работают как В - триггеры). 3 В третьем такте работы устройства на выходе окончани  выделени  блока I1 выделени  младшего разр да формируетс  признак П - 1, означающий , что закончено выделение значащих разр дов регистра 2 множител  , и одновременно с этим под действием потенциала логической единицы, записанной в четвертом разр де первого буферного регистра 3, осуществл етс  передача соответствую1чим образом сдвинутого множимого с выходов элементов И 8 четвертой строки матрицы 7 непосредственно и через элементы ИЛИ 10 группы 9 на информационные входы второго буферного регистра 4, и, кроме этого, в сумматоре 5 в режиме запоминани  переносов выполн етс  суммирование содержимого второго буферного регистра 4 и регистра 6 результата { с0держимое регистра 6 результата в этом такте еще равно нулю ), после чего результат сумматора 5 в двухр дном коде поступает на информационные входы регистра 6 результата. Третий такт заканчиваетс  с приходом на вход 13 синхронизации третьего синхроимпульса , по которому на выходе первого элемента И 16 блока I2 управлени  формируетс  сигнал, устанавливающий счетчик 19 блока 12 управлени  в единицу, а на выходе второго элемента И )7 блока 12 управлени  формируетс  управл ющий сигнал, с разрешени  которого производитс  запись информации во второй буфернБ1й регистр 4 и в регистр 6 результата с их информационных входов. В четвертом такте работы устройства в сумматоре 5 производитс  суммирование в режиме запоминани  переносов содержимого второго буферного регистра 4 и регистра 6 результата , после чего получившийс  на его выходах результат в двухр дном коде поступает на информационные входы регистра 6 результата. Такт заканчиваетс  с приходом на вход 13 синхронизации четвертого синхроим- пульса, по которому на выходе второго элемента И 17 блока 12 управлени  образуетс  управл киций сигнал. с разрешени  которого осуществл етс  запись информации в регистр 6 результата с его информационных входов , а на выходе первого элемента И 16 блока 12 управлени  формируетс  сигнал, устанавливан ций счетчик через вход счета в состо ние, равное двум. По этому состо нию счет ика на втором выходе блока 12 упра лени  формируетс  управл ющий сигнал , который настраивает в дальнейшем сумматор 5 на работу в режиме сквозного переноса. В п том такте работы устройства в сумматоре 5 выполн етс  суммиро вание одержимого регистра 6 резуль тата в режиме со сквозным переносом . П тый такт заканчиваетс  с при ходом на вход 13 синхронизации п того синхроимпульса, по которому только на выходе первого элемента И 16 блока 12 управлени  формируетс  сигнал, устанавливающий счетчик 19 через его вход счета в состо ние , равное трем. В этом такте на выходе второго элемента И 17 блока 12 управлени  управл ющий сигнал не образуетс  и потому запись информации во все регистры устройства не производитс . .В шестом такте продолжаетс  процесс суммировани  со сквозным переносом содержимого регистра 6 резуль тата, который был начат еще в начале п того такта. Здесь предполагаетс  , что к концу шестого такта на выходах сумматора 5 формируетс  окончательный результат в однор дном коде, которьй поступает соответствующим образом на информационные входы регистра 6 результата. Шестой такт заканчиваетс  с приходом на вход 13 синхронизации шестого синхроимпульса, по которому на выходе второго элемента И 17 блока 12 управлени  формируетс  управл ющий сигнал, с разрешени  которого производитс  запись окончательного результата в регистр 6 результата с его информационных входов, а на выходе первого элемента И 16 блока 12 управлени  образуетс  сигнал , который, поступа  через вход счета счетчика 19 сбрасывает его в нуль и вызывает на выходе переполнени  счетчика 19 единичш 1Й сигнал означающий, что закончено умножение в устройстве рассматриваемых чисел. На фиг. 4 приведена упрощенн 1  временна  диаграмма работы устройства при перемножении в нем рассмотренных выше чисел. На ней.через СИ обозначены синхроимпульсы, поступающие на вход 13 синхронизации устройства; сигналы УС1, УС2 и УСЗ соответствуют управл ющим сигналам соответственно на первом, втором и третьем выходах блока 12 управлени ; признак окончани  выделени , форми уемый в блоке 1 I вьщелени  младшего разр да; через С 16 обозначен сигнал, который образуетс  на выходе первого элемента И 16 блока 12 управлени  в процессе работы устройства. Среднее врем  умножени  двух М- разр дных чисел в предлагаемом устройстве, в предположении что по вление нул  и единицы во всех разр дах множител  равноверо тно, составл ет величину Т t 4 + ор-у т т где t - длительность одного такта рйботы предлагаемого устройства. Составл юща  4 -t в приведенном выражении вызвана использованием в устройстве конвейерного принципа обработки информации, а также потерей времени на сквозную передачу переносов в сумматоре в конце выполнени  операции умножени  (суммирование со сквозным переносом в сумматоре может быть выполнено в течение двух тактов работы устройства). Хот  в предпагаемом устройстве дл  умножени  двух п-разр дных двоичных чисел и требуетс  выполнить на четыре такта больше, чем в устройстве-прототипе, однако оно имеет значительно более высокое быстродействие, так как длительность его такта работы сведена к минимуму (длительность такта работы предлагаемого устройства опреде- л етс  временем записи информации в регистры 2,3,4,6 и временем задерщки информации либо на блоке 11 выде- лени  младшего разр да, либо на матрице 7 элементов И 8 и на элементах ИЛИ 10 группы 9, либо на сумматоре 5 работающем в режиме запоминани  переносов,).

Д.

е

-5

«

-

«

X

./7

й/г.2

fez.J

си

yet

yet

УСЗ

с

г

„e-S-ed-. такт,

л

rLJl-TLJl

Claims (1)

1. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, * содержащее регистры множимого и множителя, матрицу элементов И, группу элементов ИЛИ, накапливающий сумматор и блок выделения младшего разряда, причем выхода разрядов регистра множимого соединены с первыми входами элементов И соответствующих столбцов матрицы, выход j-ro эле- . мента И i-й строки матрицы (i =1,..., ft; j= 1,...,η; η- разрядность сомножителей ), кроме первого элемента И первой строки матрицы и ъ-го элемента И n-й строки матрицы, подключен ко входу (i + j -2)-го элемента ИЛИ групда, отличающееся тем, что, с целью повышения быстродействия, в устройство введены два буферных регистра и блок управления, содержащий счетчик, два элемента Й и элемент ИЛИ, блок выделения младшего разряда содержит η .элементов И, а накапливающий сумматор выполнен как сумматор с запоминанием переносов, при этом входы к—го элемента И блока выделения младшего разряда (k = 1,..., ь-1) соединены с прямым выходом (k+IJ-го разряда регистра множителя и инверсными выходами всех предыдущих разрядов регистра множителя, входы η-го элемента И блока выделения младшего разряда соединены с инверсными выходами всех разрядов регистра множителя, прямой выход первого разряда которого подключен к информационному входу первого разряда первого буферного регистра, выход k-го элемента И блока выделения младшего разряда подключен к информационному входу (к+1)-го разряда первого буферного регистра, выход каждого разряда которого соединен со вторыми входами элементов И соответствующей строки матрицы, выход первого элемента И первой строки матрицы соединен с информационным входом первого разряда второго буферного регистра, выход ?-го элемента ИЛИ группы (¢=1,..., 2п-3) соединен с информационным входом (¢+1)-го разряда второго буферного регистра, информационный вход(2п-1)- го разряда которого подключен, к выходу п-го элемента И п~й строки матрицы, выходы разрядов второго буферного регистра подключены ко входам соответствующих разрядов накапливающего сумматора, выход η-го элемента И блока выделения младшего разряда подключен к первому входу первого элемента И блока управления, второй вход которого соединен со входом синхронизации устройства и первым входом второго элемента И блока управления, второй вход которого соединен с выходом элемента ИЛИ блока управления, а выход - со входами синхронизации буферных регистров, накапливающего сумматора и регистра множителя, входы обнуления разрядов которого соединены с информационными входами соответствующих разрядов первого буферного регистра, выход первого элемента И блока управления подключен ко входу счетчика блока управления, прямой выход первого и инверсный выход второго разрядов которого соединены со входами элемента ИЛИ, прямой выход второго разряда и выход переполнения второго разряда счетчика блока управления подключены соответственно ко входу управления сквозным переносом накапливающего сумматора и выходу индикации окончания . операции умножения устройства.