SU1125746A1 - Digital filter - Google Patents
Digital filter Download PDFInfo
- Publication number
- SU1125746A1 SU1125746A1 SU823513313A SU3513313A SU1125746A1 SU 1125746 A1 SU1125746 A1 SU 1125746A1 SU 823513313 A SU823513313 A SU 823513313A SU 3513313 A SU3513313 A SU 3513313A SU 1125746 A1 SU1125746 A1 SU 1125746A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- adder
- input adder
- shift register
- Prior art date
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
ЦИФРОВОЙ ФИЛЬТР, содержащий регистр сдвига, выходы разр дов которого подключены к входам многовходового сумматора, а также первый двухвходовой сумматор, выход которого подключен, к входу р егистра задержки, выход которого соединен с первым входом первого двухвходового сумматора , отличающийс тем, что, с целью расширени функциональньк возможностей путем обеспечени согласованной фильтрации псевдослучайных последовательностей, в него введены второй и третий двухвходовые сумматоры и умножитель на два, при этом первый вход второго двухвходового сумматора подключен к вькоду первого разр да регистра сдвига, второй вход - к выходу последнего разр да регистра сдвига, а выход к первому входу третьего двухвходового сумматора, второй вход которого соединен через умножитель на два с выходом многовходового сумматора, а выход - с вторым входом первого двухвходового сумматора, третий вход которого вл етс входом сигна§ ла логической единицы, при этом входы многовходового сумматора подключены к выходам разр дов регистра с сдвига в соответствиис К + Ц - , где К - весовой коэффициент. iNd СЛ аA DIGITAL FILTER containing a shift register, the bit outputs of which are connected to the inputs of a multi-input adder, as well as the first two-input adder, the output of which is connected, to the input of a delay register, the output of which is connected to the first input of the first two-input adder, characterized in that extending the functionality by providing consistent filtering of pseudo-random sequences, the second and third two-input adders and the multiplier are inserted into it, the first input of the second the second two-input adder is connected to the code of the first bit of the shift register, the second input is connected to the output of the last bit of the shift register, and the output to the first input of the third two-input adder, the second input of which is connected via a multiplier to two with the output of a multi-input adder, and the output to the second the input of the first two-input adder, the third input of which is the input of the signal of the logical unit, while the inputs of the multi-input adder are connected to the outputs of the register bits with a shift according to K + C, where K is weight marketing coefficient. iNd SL
Description
Изобретение относитс к технике оптимального приема сигналов и может быть использовано в устройствах цифровой обработки сигналов, а также в радиолини х в качестве согласованного фильтра дл вьзделени кодовых слов в виде псевдослучайных последовательностей (ПСП) ,The invention relates to a technique for optimal reception of signals and can be used in digital signal processing devices, as well as in radio links, as a matched filter for the separation of code words in the form of pseudo-random sequences (PRS),
Известен цифровой фильтр, содержащий регистр сдвига и многовходовой сумматор, состо щий из блоков совпадени , подключенных к выходам разр дов регистра сдвига, вторые входы блоков совпадени соединены с выходами элементов хранени кода веса, а выходы - с входами мнрговходового сумматора 1 J.A digital filter is known that contains a shift register and a multi-input adder consisting of matching blocks connected to the outputs of the shift register bits, the second inputs of the matching blocks are connected to the outputs of the storage elements of the weight code, and the outputs to the inputs of the multi-input adder 1 J.
Недостатком данного цифрового фильтра вл етс его низкое быстродействие , что объ сн етс необходимостью вьтолнени за один такт работы (такт сдвига) суммировани большого числа (N) кодов, что снижает частотный диапазон обрабатываемых сигналов. Кроме того, цифровой . фильтр имеет низкую надежность из-за большого числа св зей, вызванных необходимостью иметь отводы от каждого разр да регистра сдвига. Отмеченные недостатки устройства тем значительнее, чем больше длина обрабатываемой ПСП.The disadvantage of this digital filter is its low speed, which is explained by the need to perform per cycle (shift cycle) of the summation of a large number (N) of codes, which reduces the frequency range of the processed signals. Also digital. The filter has low reliability due to the large number of links caused by the need to have taps from each bit of the shift register. The noted drawbacks of the device are the greater, the greater the length of the processed memory bandwidth.
Наиболее близким к изобретению по технической сущности вл етс цифровой фильтр, содержащий последовательно соединенные регистр сдвига и многовходовой сумматор, дополнительный вход которого соединен с выходом первого селектора знака, второй селектор знака, вход которого подключен к выходам разр дов регистра сдвига, а вькод - к первому входу двухвходового сумматора, второй вход которого подключен к выходу регистра задержки, вход которого соединен с выходом двухвходового сумматора С2.The closest to the invention to the technical nature is a digital filter containing serially connected shift register and a multi-pass adder, the additional input of which is connected to the output of the first sign selector, the second sign selector whose input is connected to the outputs of the bits of the shift register, and the code to the first the input of the two-input adder, the second input of which is connected to the output of the delay register, the input of which is connected to the output of the two-input adder C2.
Однако известный цифровой фильтр не может обеспечивать согласованную фильтцию ПСП, что сужает его функциональные возможности.However, a known digital filter cannot provide consistent filtering of the memory bandwidth, which limits its functionality.
Цель изобретени - расширение функциональных возможностей устройства путем обеспечени согласованной фильтрации псевдослучайных после довательностей.The purpose of the invention is to expand the functionality of the device by providing consistent filtering of pseudo-random sequences.
Поставленна цель достигаетс тем, что в цифровой фильтр, содержащий регистр сдвига, выходы разр дов которого подключены к входам многовходового сумматора, а также первый Двухвходовой сумматор, выход которого подключен к входу регистра задержки , выход которого соединен с первым входом первого двухвходового сумматора , введены второй и третий двухвходовые сумматоры и умножитель на два, при этом первый вход второго двухвходового сумматора подключен к выходу первого разр да регистра сдвига, второй вход - к выходу по следнего разр да регистра сдвига, fi выход - к первому входу третьего двухвходового сумматора, второй-вход которого соединен через умножитель на два с выходом многовходового сумматора, а выход - с вторым входом первого двухвходового сумматора третий вход которого вл етс входом сигнала логической единицы, при этом входы многовходового сумматора подключены к выходам разр дов регистра в соответстВИИ с ,., The goal is achieved in that a digital filter containing a shift register, the bit outputs of which are connected to the inputs of a multi-input adder, as well as the first Two-input adder, the output of which is connected to the input of the delay register, the output of which is connected to the first input of the first two-input adder, is entered and the third two-input adders and a multiplier by two, while the first input of the second two-input adder is connected to the output of the first digit of the shift register, the second input - to the output of the last bit reg shifter, fi output to the first input of the third two-input adder, the second input of which is connected via a multiplier to two with the output of the multi-input adder, and output to the second input of the first two-input adder whose third input is the input of the signal of the logical unit, while the inputs of the multi-input adder connected to the outputs of the register bits in accordance with,.,
вой коэффициент.howl ratio.
На чертеже представлена структурна электрическа схема цифрового фильтра.The drawing shows a structural electrical circuit of a digital filter.
Цифровой фильтр содержит регистр 1/сдвига, второй двухвходовой сумматор 2, многовходовой сумматор 3, умножитель 4 на два, третий 5 и первый 6 двухвходовые сумматоры, регист 7 задержки и вход 8 сигнала логической единицы.The digital filter contains a register 1 / shift, a second two-input adder 2, a multi-input adder 3, a multiplier 4 for two, a third 5 and a first 6 two-input adders, a register of 7 delays and an input 8 of a logical unit signal.
Устройство работает следующим образом .The device works as follows.
При согласовании фильтрации бинарных сигналов вычисл етс взвешенна суммаWhen negotiating the filtering of binary signals, a weighted sum is calculated
(1)(one)
(Я(I
где х - отсчеты входного сигнала,where x is the input samples,
принимающие значени +1+1 values
и -1i К.гл).- весовые коэффициенты,and -1i K.gl) .- weights,
принимающие значени +1+1 values
и -1;and -1;
значени ожидаемой ПСП. Вьтолнение фильтрации непосредственно по выражению (1) при обработке ПСП требует избыточного количества операций. Дл сигнала на выходе цифрового согласованного фильтра в и . (1-1)-м тактах: ..Kj MN-2| N n- (N-1) ( 2) ( . x -. n-CN-Zl N-S n-1 0 n-2 1 n-{N-l) N-2 ft-N N-f После суммировани вьфажений (2) и (30 и приведени подобных членов, получаем (,( n4N-1) N-l N-2n-N N-1 Леренес У. в левую часть, испол зу знак суммировани и вынос коэф фициент 2 из-под знака суммы, получаем разностное уравнение работы согласованного цифрового фильтра: ... n n - %-NVl 2 Ли-( В выражении (4) в отличие от выр жени (1) дл получени очередного }наче)1и выходного сигнала Чf используютс не только насто щее и пр дыдущее значени входного сигнала ч но и полученное в предьщущем такте значение выходного сигнала Vn.i-Коэф в вькраженйи (4 фициенты могут принимать одно из трех значений +1, -1,0. Известное свойство ПСП состоит в том, что в них общее число пар соседних позиций (K.i,K принимающих значени (+1,-1), (-1, +1), (+1,+1), (-1,-Ч), практически одинаково. Поэтому в выражении (4) примерно половина коэффициентов V ii-i --2равна нулю, что существенно .( почти в два раза) сокращает число необхолимых операций при фильтрации Перед началом работы регистр 1 сдвига и регистр 7 задержки устанавливаютс в исходное состо ние. Фильтрующий сигнал х, поступает на вход регистра 1 сдвига. В каждом такте работы сигналы с выходов первого и последнего ()-го разр дов регистра 1 сдвига суммируютс вторым двухвходовым сумматором 2, а сигналы с промежуточных выходов регистра 1 сдвига - многовходовым сумматором 3. Образовавшеес на выходе многовходового сумматора 3 число умножаетс на два в умножителе 4 и складываетс в третьем лвухвхоповом сумматоре 5 с результатом , полученным на втором двухвходовом сумматоре 2. Сигнал в виде пр мого параллельного кода с выхода . третьего двухвходового сумматора 5поступает на второй вход первого двухвходового сумматора 6, на первый вход которого поступает задержанный на один такт выходной сигнал, сформированный в предыдущем такте работы фильтра (Vf,), ЗадержанньА на такт выходной сигнал поступает с инверсных выходов регистра 7 задержки и потому представлен в обратном коде. На входе переноса мпадшего разр да двухвходового сумматора 6посто нно действует единичный потенциал, поданный с входа 8 сигнала логической единицы, образующий вместе с поступающим обратным кодом дбполнительный код числа ..В результате на первом двухвходовом сумматоре 6 выполн етс операци . вычитани числа v. i так что на выходе первого двухвходового сумматора 6 оказываетс сформированным выходной отфильтрованный сигнал Vf,, который записываетс в регистр 7 задержки дл использовани в следующем такте работы. Таким образом, предлагаемый цифровой фильтр обеспечивает согласованную фильтрацию псевдослучайных последовательностей . the value of the expected memory bandwidth. Completing filtering directly by expression (1) when processing the memory bandwidth requires an excessive number of operations. For the output signal of the matched digital filter in and. (1-1) th bars: ..Kj MN-2 | N n- (N-1) (2) (. X -. N-CN-Zl NS n-1 0 n-2 1 n- (Nl) N-2 ft-N Nf After summing up the impressions (2) and ( 30 and bringing similar terms, we get (, (n4N-1) Nl N-2n-N N-1 Lérenés U. to the left, using the summation sign and taking out the coefficient 2 from the sum sign, we get the difference equation of the digital filter: ... nn -% -NVl 2 Lie- (In expression (4), in contrast to expression (1), to get the next} start) 1 and the output signal Hf, not only the present and previous values of the input signal h are used. but the value of the output signal Vn obtained in the previous cycle is The coefficients are implications (4 recipients can take one of three values +1, -1.0. A known property of the bandwidth is that they have a total number of pairs of neighboring positions (Ki, K take values (+ 1, -1), ( -1, +1), (+ 1, + 1), (-1, -Ч) is almost the same, so about half of the coefficients V ii-i - 2 are equal to zero in expression (4), which is significant (almost twice) reduces the number of operations required for filtering. Before starting operation, the shift register 1 and the delay register 7 are reset. The filtering signal x is fed to the input of the shift register 1. In each operation cycle, the signals from the outputs of the first and last () th bits of the shift register 1 are summed by the second two-input adder 2, and the signals from the intermediate outputs of the shift register 1 - by the multi-input adder 3. The number formed at the output of the multi-input adder 3 is multiplied by two in the multiplier 4 and is added in the third two-way adder 5 with the result obtained at the second two-input adder 2. The signal is in the form of a direct parallel code from the output. the third two-input adder 5 enters the second input of the first two-input adder 6, the first input of which receives the output delayed by one clock cycle generated in the previous filter cycle (Vf,), the output signal delayed by clock from the inverse outputs of the delay register 7 and is therefore represented in the reverse code. At the transfer input of the mpa discharge of the two-input adder 6, the unit potential applied from the input 8 of the signal of the logical unit acts permanently, forming an additional number code along with the incoming feedback code. As a result, the first two-input adder 6 performs the operation. subtracting the number v. i, so that at the output of the first two-input adder 6, the output filtered signal Vf ,, is formed, which is written into the delay register 7 for use in the next operation cycle. Thus, the proposed digital filter provides consistent filtering of pseudo-random sequences.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU823513313A SU1125746A1 (en) | 1982-11-19 | 1982-11-19 | Digital filter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU823513313A SU1125746A1 (en) | 1982-11-19 | 1982-11-19 | Digital filter |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1125746A1 true SU1125746A1 (en) | 1984-11-23 |
Family
ID=21036299
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU823513313A SU1125746A1 (en) | 1982-11-19 | 1982-11-19 | Digital filter |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1125746A1 (en) |
-
1982
- 1982-11-19 SU SU823513313A patent/SU1125746A1/en active
Non-Patent Citations (1)
Title |
---|
1. Слока В.К.-Вопросы обработки радиолокационных сигналов. М.,.Советское радио, 1970, с.214-215, рис.8.10. 2. Патент US №4237463, КЛ..Н 04 В 1/12, опублик. 1980. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5262974A (en) | Programmable canonic signed digit filter chip | |
JPH0661792A (en) | Digital filter | |
EP0101318B1 (en) | Digital filters | |
EP0182602B1 (en) | Digital filter | |
KR20020032157A (en) | Multiplierless Finite Impulse Response filter | |
SU1125746A1 (en) | Digital filter | |
US7028062B2 (en) | FIR filter, method of operating the same, semiconductor integrated circuit including FIR filter, and communication system for transmitting data filtered by FIR filter | |
US4893264A (en) | Digital decimation filter | |
JPS60114020A (en) | Digital filter circuit | |
Brackert et al. | A high-speed recursive digital filter using on-line arithmetic | |
JP3503433B2 (en) | Spread spectrum receiver | |
Ye et al. | A bit-segmented adder chain based symmetric transpose two-block FIR design for high-speed signal processing | |
RU2081508C1 (en) | Recursive digital filter | |
RU2097828C1 (en) | Programmable digital filter | |
SU1658143A1 (en) | One-digit decimal adder in "5421" code | |
SU896788A1 (en) | Binary signal demolulation device | |
SU1469503A1 (en) | Adder | |
SU1159013A1 (en) | Device for adding n numbers together | |
SU1661969A1 (en) | Digital filter with multilevel delta modulation | |
JP2643165B2 (en) | Arithmetic circuit | |
SU1272475A1 (en) | Digital matched filter | |
SU920710A1 (en) | Serial adder | |
SU1566468A1 (en) | Digital matched filter | |
SU1691834A1 (en) | Modulo-k multiplier | |
SU1327280A1 (en) | Digital filter |