SU1124274A1 - Устройство дл ввода информации - Google Patents

Abstract

1. УСТРОЙСТЮ ДЛЯ ВВОДА ИНФОРМАЦИИ, содержащее коммутатор аналоговых сигналов, аналого-цифровой преобразователь, блок управле1га блок оперативной пам ти и нормализа торы, входы которых  вл ютс  входами устройства, выход коммутатора аналоговых сигналов соединен с инфо мационным входом аналого-цифрового преобразовател , информационные выходы которого подключены к адресным входам блока оперативной пам ти, выходы группы блока управлени  подключены к адресным входам коммутатора аналоговых сигналов, первый и второй выходы - к входу управлени  аналого-цифрового преобразовател  и к входу управлени  записью блока оперативной пам ти соответственно, выход управлени  аналого-цифрового преобразовател  соединен с входом блока управлени , отличающеес  тем, что, с целью упрощени  устройства, оно содержит селекторы амплитуды, информационные и тактовые входы которых подключены к выходам соответствукидих нормализа торов, кнформа:ционные выходы селекторов амплитуды подключены к информационным входам коммутатора аналоговых сигналов, управл ющие выходы к входам группы блока управлени , выходы группы которого соединены с информационными входами блока оперативной пам ти.

Description

2.Устройство по п. 1, отличающеес  тем, что, селектор амплитуды содержит первый и второй узлы анализа, первый элемент ИЛИ, триггер и формирователь импульсов, вход которого и входы узлов анализа  вл ютс  тактовым и информационными входами селектора соответственно, выход формировател  импульсов соединен со входом триггера и  вл етс  управл к цим выходом селектора, неинвертирующий и инвертирующий выходы триггера подключены соответственно к первы управл ющим входам узлов анализа, вторым и третьим управл кнцим входам второго и первого узлов анализа, выходы которых соединены с соответствующими входами первого элемента ИЛИ, выход которого  вл етс  информационным выходом селектора.

3.Устройство по п. 1, о т л ичающеес  тем, что узел анализа содержит первый, второй и третий ключи, элемент пам ти и диференцирующий элемент, управл ющий вход первого ключа, вход дифференцирующего элемента, управл ющий вход третьего ключа, управл ющий вход первого ключа  вл ютс  управл ющими с первого по третий и информационным входами узла соответственно, выход первого ключа соединен со входом элемента пам ти, выход которого подключен

к информационному входу третьего ключа , выход которого  вл етс  выходом узла, выход дифференцирующего элемента подключен к управл н цему входу второго ключа, выход которого соединен с информационным входом третьего ключа.,

4.Устройство по п. 1,о т л и-чающеес  тем, что блок управлени  содержит регистр за вок, второ элемент ИЛИ, первую группу элементов И, регистр управлени  и функциональный преобразователь, информационные входы регистра за вок  вл ютс  входами группы блока, одни входы сброса объединены с первым входом функционального преобразовател  и подсоединены к первому выходу функционального преобразовател , второй выход которого подключен к одним входам элементов И первой .группы, выходы регистра за вок подключены.

к другим входам элементов И первой группы, выходы которых соединены

со входами регистра управлени , выходы которого подключены к другим входам сброса регистра за вок, ко входам шифратора и ко входам элемента ИЛИ, выход которого соединен со вторым входом функционального преобразовател , третий вход которого, третий и четвертый выходы и выходы шифратора  вл ютс  входом, первым и вторым выходами и выходами группы блока соответственно.

5.Устройство по п. 1, о т л и.чающеес  тем, что регистр за вок содержит элементы И второй

группы, триггеры группы, выходы которых  вл ютс  выходами регистра, входы установки в 1 триггеров группы , одни и другие входы элементов И  вл ютс  информационными, одними и другими входами сброса регистра соответственно .

6.Устройство по п. 4, о т л ич а ю щ е ее   тем, что функциональньй преобризователь содержит третий и четвертый элементы ИЛИ, с первого по третий элементы задержки , первый и второй элементы НЕ,

с первого по четвертый элементы И, вход третьего элемента задержки  вл етс  первьм входом преобразовател , выход подключен к первому входу третьего элемента ИЖ, выход которого  вл етс  вторым выходом преобразовател  и через первьй элемент задержки соединен с первым входом первого и второго элементов И, второй вход первого элемента И  вл етс  вторым входом преобразовател  и соединен через первый элемент НЕ со вторым входом второго элемента И, выход которого подключен ко второму входу третьего элемента ИЛИ, выход первого элемента И  вл етс  третьим выхоом преобразовател  и соединен с первым входом четвертого элемента ИЛИ, выход которого через второй элемент задержки подключен к первым входам третьего и четвертого элементов И, второй вход третьего элемента И  вл етс  третьим входом преобазовател  и через второй элемент НЕ соединен со вторым входом четвертого элемента И, выход которого подключен ко второму входу четвертого йлемент-а ИЛИ, выход третьего элемента И вл етс  первым и четвертым выходами реобразовател .: Изобретение относитс  к вычислительной технике и может быть использовано дл  вьщелени  амплитудных значений серии импульсных сигналов и ввода информации в ЭВМ. Известно устройство дл  ввода амп литудного значени  импульсного процесса , содержащее аналого-цифровой преобразователь (АЦП), дешифратор, элементы ИЛИ, разр дные триггеры, счетчик времени, регистр времени, регистры максимального значени  Cl3 Недостатком известного устройства  вл етс  его сложность, обусловленна  значительными аппаратурными затратами при организации многоканального ввделени  максимальных знйчений имп ульсных процессов. Известно устройство дл  ввода информации, содержащее аналого-цифро 1ВОЙ преобразователь и блок оператив ной пам ти С23. Недостатком устройства  вл етс  ограниченна  область применени . Наиболее близким по технической сзоцности к изобретению  вл етс  устройство дл  ввода информации, со держащее коммутатор аналоговых сигн лов, аналого-цифровой преобразователь , блок оперативной пам ти и нор мализаторы, входы которых  вл ютс  входами устройства, выход коммутато ра аналоговых сигналов соединен с информационным входом аналого-циф рового преобразовател , информацион ные выходы которого подключены к ад ресным входам блока оперативной пам ти, выходы группы блока управле ни  подключены к адресным входам коммутатора аналоговых сигналов,первый и второй выходы - к входу управ лени - аналого-цифрового преобразовател  и к входу управлени  записью блока оперативной пам ти соответственно , выход управлени  аналого-циф рового преобразовател  соединен с входом блока управлени  ГЗ. ; Недостатком устройства  вл етс  его сложность. Цель изобретени  - упрощение устройства. Указанна  цель достигаетс  тем, что в устройство дл  ввода информации , содержащее коммутатор аналоговых сигналов,аналого-цифровой преобразователь , блок управлени , блок оперативной пам ти и нормализаторы, входы которых  вл ютс  входами уст42 ройства, выход коммутатора аналоговых сигналов соединен с информационным входом аналого-цифрового прейбразовател , информационные выходы которого подключены к адресным входам блока оперативной пам ти, выходы группы блока управлени  подключены к адресным входам коммутатора аналоговых сигналов, первый и второй выходы - к входу управлени  аналогоцифрового преобразовател  и к входу управлени  записью блока оперативной пам ти соответственно, выход управлени  аналого-цифрового преобразойател  соединен с входом блока управлени , введены селекторы амплитуды, информационные и тактовые входы которых подключены к выходам соответствующих нормализаторов, информационные выходы селекторов амплитуды подключены к информационным входам коммутатора аналоговых сигналов, управл ющие выходы - к входам группы блока управлени , выходы группы которого соединены с информационными входами блока оперативной пам ти, и тем, что селектор амплитуды содержит первый и второй узлы анализа, первый элемент ИЛИ, триггер и формкрователь импульсов, вход которого и вхоДы узлов анализа  вл ютс  тактовым и информационными входами селектора соответственно, выход формировател  импульсов соединен со входом триггера и  вл етс  управл ющим выходом селектора, неинвертирующий и инвертирующий выходы триггера подключены соответственно к первым управл ющим входам первого и второго узлов анализа , вторым, и третьим управл к цим входам второго и первого узлов анализа , выходы которых соединены с соответствующими входами первого элемента ИЛИ, выход которого  вл етс  информационным.выходом селектора. Узел анализа содержит первый, второй и третий ключи, злемент пам ти и дифференцирующий элемент, управл ющий вход первого ключа, вход дифференцирующего элемента, управл ющий вход третьего ключа и управл ющий вход первого ключа  вл ютс  управл ющими с первого по третий и информационным входами узла сбответственно, выход первого ключа соединен со входом элемента пам ти, выход которого подключен к информационнбму входу третьего ключа, выход которого  вл 3 етс  выходом узла, выход диференцирующего элемента подключен к управл ющему входу второго ключа, выход которого соединен с информационным входом третьего ключа, а информацио ный вход подключен к общей шиле. Блок управлени  содержит регистр за вок, второй элемент ИЛИ, первую группу элементов И, регистр управле ни  и функциональный преобразователь , информационные входы регистра за вок  вл ютс  входами группы блока , одни входы сброса соединены с первым входом функционального преоб разовател  и подсоединены к первому выходу функционального преобразовател , второй выход которого подключен к одним входам элементов И первой группы, выходы регистра за вок подключены к другим входам элементов И первой группы, выходы которых соединены со входами регистра управ лени , выходы которого подключены к другим входам сброса регистра за вок; ко входам шифратора и ко входам элемента ИЛИ, выход которого соединен со вторьм входом функционального преобразовател , третий вход которого, третий и четвертый выходы и выходы шифратора  вл ютс  входом, первым и вторым выходами и выходами группы блока соответственно . I Регистр за вок содержит элемент второй группы, триггеры группы, выходы которых  вл ютс  выходами регистра, входы установки в 1, триггеров группы, одни и другие входы элементов И  вл ютс  информационными , одними и другими входами сброса регистра соответственно. Функциональный преобразователь с держит третий и четвертый элементы РШИ, с первого по третий элемент задержки, первый и второй элемен ты НЕ, с первого по четвертый элеме ты И, вход третьего элемента задерж ки  вл етс  первым входом преобразо вател , виход подключен к первому входу третьего элемента ИЛИ, выход которого  вл етс  вторым выходом преобразовател  и через первый элемент Задержки соединен с первым вхо дом первого и второго элементов И, второй вход первого элемента И  вл  етс  вторым входом преобразовател  и соединен через первый элемент НЕ со вторым входом второго элемента И выход которого подключен ко второму 744 входу третьего элемента ИЛИ, выход первого элемента И  вл етс  третьим выходом преобразовател  и соединен с первым входом четвертого элемента ИЛИ, выход которого через второй элемент задержки подключен к первым входам третьего и четвертого элементов И, второй вход третьего элемента И  вл етс  третьим входом преобразовател  и через второй элемент НЕ соединен со вторым входом четвертого элемента И, выход которого подключен ко второму входу четвертого элемента ИЛИ, выход третьего элемента И  вл етс  первым и четвертым выходами преобразовател . На фиг. 1 представлено устройство дл  ввода информации; на фиг.2 схемы нормализатора и анализатора; на фиг. 3 - схема блока управлени ; на фиг. 4 - временные диаграммы напр жений , по сн ющие работу устройства . Устройство содержит селекторы амплитуды 1 по количеству информационных входов устройства, блок управлени  2, коммутатор аналоговых сигналов 3, блок оперативной пам ти 4, аналого-цифровой преобразователь ( АЦП) 5, эмиттерный повторитель 6, усилитель 7, первый ключ 8, элемент пам ти 9, третий ключ 10, диференцирующий элемент 11, второй ключ 12, элементы И группы 13, триггер группы 14, элементы задержки с первого по третий 15-17, второй и третий элементы ИЛИ 18 и 19, триггер 20, формирователь импульсов 21, первый элемент ИЛИ 22, регистр за вок 23, элементы И первой группы 24, регистр управлени  25, шифратор 26, четвертый элемент ИЛИ 27, с первого по четвертый элементы И 28-31, первый к второй элементы НЕ 32, 33, функциональный преобразователь 34 в виде узла логики, первый и второй узлы анализа 35 и 36, нормализаторы 37. На фиг. 4 обозначено входное измер емое напр жение Ug, напр жение на управл ющем выходе устройства U,, напр жени  на выходах триггера 1,11, напр жени  на выходахключей 12 Ц, и, напр жени  на выходах элементов пам ти 9 Uj, и, напр жени  на выходах ключей 10 Ug., и, напр жение на управл ющем выходе анализатора U. Устройство работает следующим образом. $ От источников импульсных процессов апериодически и асинхронно сигналы Ugj ,,.. ,Ug поступают на селекторы 1, каждьй из которых состоит из двух узлов 35 и 36 (фиг. 2). Импульсные сигналы через эмиттерные повторители 6, служащие дл  согласовани  сопротивлений, и усилители 7, служащие дл  выравнивани  коэффициентов передачи узлов, поступают на ключи 8 обоих узлов. Формирователь импульсов 21 вырабатывает импульс и,., соответствующий заднему фронту входных сигналов. Эти импульсы управл ют работой триггера 20 и блока 2. .Сигналы с пр мого и инверсного вы ходов триггера 20 воздействуют на первые ключи 8, которые работают поочередно , что ведет к тому, что четные сигналы входной последовательности поступают на элемент пам ти 9 первого узла 35, а нечетные поступают на элемент пам ти 9 второго узла 36, где информаци  об амплитудах, входных сигналов Ug запоминаетс  и хранитс  в течение следующего пери ода следовани  входных сигналов. Дифференцирующие элементы 11 формируют сигналы, по времени соответствующие спадам входных импульсов U Эти сигналы через вторые ключи 12 производ т поочередное обнуление элементов 9 и подготовку их к приему очередной информации. Третьи ключи 10 подключены к выходам триггера 20 противоположно первым ключам 8 и служат дл  поочередного пропускани  элементом ИЛИ 22 результатов обработки входных сигналов в элементах 9. На выходе элемента ИЛИ 22 об;разуетс  посто нное напр жение с амплитудой, соответствующей амплитуде входных сигналов, которое поступает на дальнейшую обработку. Каждьй селектор запоминает значение амплитуд на каждом периоде следовани  сигналов Ugx, формирует напр жени  и, и и,,. Совокупность сигналов управлени  (напр жени  11) со всех блоков представл ет собой случайный поток за вок на их обслуживание и по ступаетв блок 2 управлени , а сигналы амплитудных значений поступают на входы коммутатора аналоговых сигналов 3. Блок управлени  2 анализирует поток за вок на обслуживание согласно заданной дисциплине диспет74 черизации, организует очередь на обслуживание каналов, формирует адрес выбранного канала, поступающий с выходов группы блока 2 на адресный вход коммутатора 3 и на информационный вход блока оперативной пам ти А. Через паузу, определ емую временем срабатывани  коммутатора 3, блок 2 вьщает управл ющий сигнал Запуск в АЦП 5-. По окончании цикла преобразовани  аналогового сигнала в цифровой код и после поступлени  управл кщего сигнала из АЦП 5 Конец цикла блок 2 формирует сигнал Запись, по которому цифровой код амплитудного значени  сигнала из АЦП 5 и номер канала из блока 2 записываютс  в свободную  чейку блока оперативной пам ти 4. После этого цикл работы устройства повтор етс  и обслуживаетс  следующий канал. В результате в блоке оперативной пам ти накапливаетс  информаци  об импульсных процессах по всем каналам. Одновременно с этим может производитьс  цифрова  обработка информации в ЭВМ или ее вьздача на устройство регистрации или отображени . На фиг. 3 приведена реализаци  блока управлени . Блок управлени  работает следующим образом. Сигналы управлени  (за вки на обработку ) асинхронно поступают на входы установки 1 триггеров 14 регистра за вок 23. Таким образом, в регистре за вок 23 накапливаютс  за вки на обработку. С поступлением сигнала Пуск с ЭВМ на блок управлени  2 формируетс  сигнал Запись регистра обслуткивани , поступак ций на элементы И группы 24, который разрешает фиксацию старшей по приоритету за вки в регистре 25. Через врем  задержки, определ емое временем срабатывани  элементов И группы 24, временем фиксации за вки в регистре 25, быстродействием шифратора 26 и коммута тора 3. Преобразователь 34 анализирует наличие за вки в регистре 25. При наличии за вки в регистре 25 (наличие сигнала За вка поступила) узел 34 формирует сигналЗапуск АЦП. При отсутствии за вки в регистре 25 узел 34 периодически (период определ етс  элементом задержки 15) формирует сигнал Запись регистра обслуживани  до тех пор, пока в регистре 25 не по витс  за вка на обслуживание . В результате формируетс  сигнал Запуск АЦП. Затем преобразователь 34 периодически (период определ етс  элементом задержки 16) опрашивает сигнал Конец цикла, поступающий из АЦП 5. поступлении сигнала Конец цикла преобразователь 34 формирует сигналы Запись по которому цифровой код АЦП 5 и Лод выхода шифратора 26 записываютс  в блок 4 и Сброс за вок, по которому обнул етс  триггер 14 регистра за вок 23, соответствующий обслуженной за вке, кроме того, с задержкой, соответствующей времени элемента задержки 17, определ емой временем сброса за вки в регистре за вок 23, формируетс  сигнал Запись Ц обслуживани . Блок 2 переходит к обслуживанию следующей за вки.

Изобретение позвол ет расширить область применени  устройства за счет измерени  амплитуды входного сигнала, так как в насто щее врем  измерени  амплитуды в непрерывной серии импульсов ос5та1ествл етс  визуально с помощью осциллографа. Использование селектора 1, содержащего всего два канала, позвол ет произво дить измерение амплитуды непрерывной последовательности импульсов нескольких процессов. Разделение последовательности импульсов по двум каналам , в одном из которых происходит измерение , а в другом запоминание и наоборот позвол ет увеличить врем  обработки сигна- лов до периода следовани  входных импульсов что , снижает требовани  быстродействию регистрирующей аппаратуры , создает возможность многоканальной обработки сигналов.

Г7

fl Л

9tixed

iL.J

Жда П

г h - Пуск -TV t

и

i ш

(Pu6.3 .1 Гш ЛЛМ I ш |;g

./dх:П

X

Фиг.4

Claims (5)

1. . . 1. УСТРОЙСТВО ДЛЯ ВВОДА ИНФОРМАЦИИ, содержащее коммутатор аналоговых сигналов, аналого-цифровой преобразователь, блок управления, блок оперативной памяти и нормализаторы, входы которых являются входами устройства, выход коммутатора аналоговых сигналов соединен с информационным входом аналого-цифрового преобразователя, информационные вы ходы которого подключены к адресным входам блока оперативной памяти, выходы группы блока управления подключены к адресным входам коммутатора аналоговых сигналов, первый и второй выходы - к входу управления аналого-цифрового преобразователя и к входу управления записью блока оперативной памяти соответственно, выход управления аналого-цифрового преобразователя соединен с входом блока управления, отличающееся тем, что, с целью упрощения устройства, оно содержит се лекторы амплитуды, информационные и тактовые входы которых подключены к выходам соответствующих нормализаторов, информационные выходы селекторов амплитуды подключены к информационным входам коммутатора аналого вых сигналов, управляющие выходы к входам группы блока управления, выходы группы которого соединены с информационными входами блока оперативной памяти.

   9ut.1 „1124274

   3>
2. 2. Устройство по π. 1, отличающееся тем, что, селектор амплитуды содержит первый и второй узлы анализа, первый элемент ИЛИ, триггер и формирователь импульсов, вход которого и входы узлов анализа являются тактовым и информационными входами селектора соответственно, выход формирователя импульсов соединен со входом триггера и является управляющим выходом селектора, неинвертирующий и инвертирующий выходы триггера подключены соответственно к первым управляющим входам узлов анализа, вторым и третьим управляющим входам второго и первого узлов анализа, выходы которых соединены с соответствующими входами первого элемента ИЛИ, выход которого является информационным выходом селектора.
3. 3. Устройство по п. 1, отличающееся тем, что узел анализа содержит первый, второй и третий ключи, элемент памяти и диференцирующий элемент, управляющий вход первого ключа, вход дифференцирующего элемента, управляющий вход третьего ключа, управляющий вход первого ключа являются управляющими с первого по третий и информационным входами узла соответственно, выход первого ключа соединен со входом элемента памяти, выход которого подключен к информационному входу третьего ключа, выход которого является выходом узла, выход дифференцирующего элемента подключен к управляющему входу второго ключа, выход которого соединен с информационным входом третьего ключа..

   Ь. Устройство по п. 1,'о Т Л И чающееся тем, что блок управления содержит регистр заявок, второй элемент ИЛИ, первую группу элементов И, регистр управления и функциональный преобразователь, информационные входы регистра заявок являются входами группы блока, одни входы сброса объединены с первым входом функционального преобразователя и подсоединены к первому выходу функционального преобразователя, второй выход которого подключен к одним входам элементов И первой .группы, выходы регистра заявок подключены· к другим входам элементов И первой группы, выходы которых соединены со входами регистра управления, выходы которого подключены к другим входам сброса регистра заявок, ко входам шифратора и ко входам элемен-, та ИЛИ, выход которого соединен со вторым входом функционального преобразователя, третий вход которого, третий и четвертый выходы и выходы шифратора являются входом, первым и вторым выходами и выходами группы блока соответственно.
4. 5. Устройство по п. 1, о т л и.ч ающе е с я тем, что регистр заявок содержит элементы И второй .группы, триггеры группы, выходы которых являются выходами регистра, входы установки в ”1 триггеров группы, одни и другие входы элементов И являются информационными, одними и Другими входами сброса регистра соответственно.
5. 6. Устройство по п. 4, отличающееся тем, что функциональный преобразователь содержит третий и четвертый элементы ИЛИ, с первого по третий элементы задержки, первый и второй элементы НЕ, с первого по четвертый элементы И, вход третьего элемента задержки является первым входом преобразователя, выход подключен к первому входу третьего элемента ИЛИ, выход которого является вторым выходом преобразователя и через первый элемент задержки соединен с первым входом первого и второго элементов И, второй вход первого элемента И является вторым входом преобразователя и соединен через первый элемент НЕ со вторым входом второго элемента И, выход которого подключен ко второму входу третьего элемента ИЛИ, выход первого элемента И является третьим выходом преобразователя и соединен с первым входом четвертого элемента ИЛИ, выход которого через второй элемент задержки подключен к первым входам третьего и четвертого элементов И, второй вход третьего элемента И является третьим входом преобразователя и через второй элемент НЕ соединен со вторым входом четвертого элемента И, выход которого подключен ко второму входу четвертого Элемента ИЛИ, выход третьего элемента И является первым и четвертым выходами преобразователя.