SU1117655A1 - Analog-digital multiplying device - Google Patents
Analog-digital multiplying device Download PDFInfo
- Publication number
- SU1117655A1 SU1117655A1 SU833542922A SU3542922A SU1117655A1 SU 1117655 A1 SU1117655 A1 SU 1117655A1 SU 833542922 A SU833542922 A SU 833542922A SU 3542922 A SU3542922 A SU 3542922A SU 1117655 A1 SU1117655 A1 SU 1117655A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- analog
- input
- outputs
- inputs
- group
- Prior art date
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
1. АНАЛОГО-ЦИФРОВОЕ МНОЖИТЕЛЬНОЕ УСТРОЙСТВО, содержащее накапливакиций сумматор, соединенный выходами свыходами устройства, а инфор- , ма1щрнными входами - с выходами коммутатора , и два аналого-цифровых преобразовател , каждый из которых содержит цифроаналоговый преобразователь и компаратор, подключенный первым входом к вьгходу цифроаналогового хфеобразовател того же аналого-цифрового преобразовател , а вторым входом - к аналоговому входу соответствук цего сомножител устройства, причем выходы компараторов обоих аналого-цифровых преобразователей соединены с соответствующими управл ющими входами коммутатора, отличаю- щ е е с тем. что, с целый повышени быстродействи устройства при сохранении его точности, в него дополнительно введены комбинационный сумматорл группа элементов ИЛИ, распрет- ; делитель импульсов и два блока сдвига SU,,,, 1117655 а«Р G 06 G 7/16; G 06 3 3/00 Г- ----I tCF-, кода последовательного приближени , а каждый аналого-цифровой преобразователь содержит регистр последовательного приближени , подключенный тактирующим входом к шине опорной частоты и к тактирующим входам блоков сдвига кода последовательного приближени , накапливающего сумматора и распределител импульсов, причем ре-, гистр последовательного приближени первого аналого-цифрового преобразовател соединен выходами с входами цифроаналогового преобразовател первого аналого-цифрового преобразовател , а информационным входом - с Ш)1ходом компаратора того же аналогоцифрового преобразовател и с инфорш мационным входом первого блока сдвига кода последовательного приближес ни , подключенного управл ющими входами к выходам распределител импульсов , а выходами - к первой группе входов комбинационного сумматора и к Первой группе информационных входов коммутатора, соединенного второй группой информационных входов с рой группой входов комбинащюнного Эд сумматора и с выходами второго блока. I :д сдвига кода последовательного прибли:л жени , подключенного упр авл к цими входами к выходам распределител импульсов , а информационным входом к выходу компаратора второго аналого-цифрового преобразовател и к информационному входу регистра последовательного приближени второго аналого-ци ового преобразовател , соединенного выходами с входами цифроаналогового преобразовател того же аналого-цифрового преобразовател , а выходы нечетных разр дов комбинаци1. ANALOG-DIGITAL MULTIPLE DEVICE containing a accumulator adder, connected by the outputs of the device outputs, and the informative, integrated inputs - with the outputs of the switchboard, and two analog-to-digital converters, each of which contains a digital-analog converter and a comparator connected to a main driver, a special driver, a separate driver. hfeobrazovatel same analog-to-digital converter, and the second input - to the analog input of the corresponding co-multiplier device, and the outputs of the comparators of both analog-digits O converters are connected to respective inputs of the gate switch differing o f th order. that, with a whole increase in the speed of the device while maintaining its accuracy, a combination combinator is also introduced into it, a group of elements OR, deblocking; a pulse divider and two shift blocks SU ,,,, 1117655 a "Р G G 06 G 7/16; G 06 3 3/00 G- ---- I tCF-, sequential approximation code, and each analog-to-digital converter contains a sequential approximation register connected by a clock input to the reference frequency bus and to the clock inputs of the shift code blocks of the successive approximation accumulator and pulse distributor, moreover, the registrar of sequential approximation of the first analog-to-digital converter is connected to the inputs of the digital-to-analog converter of the first analog-to-digital converter, and the information with the input of the comparator of the same analog-digital converter and with the informa tion input of the first block of the code of the sequential approximation connected by the control inputs to the outputs of the pulse distributor, and the outputs to the first group of inputs of the combinational adder and the First group of information inputs of the switch connected by a second group of information inputs with a swarm of inputs of the combinational Ed adder and with the outputs of the second block. I: d shift of the code of the serial approximation: the voltage connected to the outputs of the pulse distributor, and the information input to the output of the second analog-to-digital converter comparator and to the information input of the sequential approximation register of the second analog-to-digital converter connected by outputs to inputs of a digital-to-analog converter of the same analog-to-digital converter, and outputs of odd bits of the combination
Description
онного сумматора подключены к нечет ным разр дам третьей группы информа ционных входов коммутатора, четные разр ды которой соединены с выходам элементов ИЛИ группы, подключенньйс первыми входами к выходам соответст вумщих четилх разр дов комбинационного сумматора, а входами к соответствующим выходам распределител импульсов, причем четверта группа информационных входов коммутатора соединена с шиной потенциала логического нул . 2. Устройство по п.1, о т ли чающеес тем, что каждый блок сдвига кода последовательного П1«ближени содержит группу элементов НЕ, группу элементов ИЛИ, две группы элементов И, элемент НЕ и регистр, выходы которого вл ютс выходами блока сдвига кода последов тельного приближени ,, а тактирующий вход соединен с выходом элемента НЕ подключенного входом к тактирующему входу блока сдвига кода последовательного приближени , причем каждый л-й элемент И первой группы (, где m - количество элементов в группе ) соединен первым входом с инфо)мационным входом блока сдвига кода последовательного приближени , вторым входом - с i-м управл ющим входом блока сдвига кода последовательного приближени и с входом-t-го элемента НЕ группы, а выходом - с первым входом i-ro элемента ИЛИ группы, подключенного выходом к установочному входу (2i+1)-ro разр да регистра, а вторым входом к выходу i-ro элемента И второй группы, соединенного первым входом с выходом i-ro элемента НЕ, а вторым входом с выходом 21-го разр да регистра, подключенного выходом ()-ro разр да к установочному входу (2t4-2)-ro разр да регистра.of the adder are connected to the odd bits of the third group of information inputs of the switch, the even bits of which are connected to the outputs of the elements of the OR group, connected to the outputs of the corresponding fourteen bits of the combinational adder, and the inputs to the corresponding outputs of the pulse distributor, and a fourth group information inputs of the switch are connected to the potential zero logical bus. 2. The device according to claim 1, wherein each shift code block of the sequential A1 "proximity switch" contains a group of NOT elements, a group of OR elements, two groups of AND elements, an NOT element, and a register whose outputs are outputs of the code shift block sequential approximation, and the clock input is connected to the output of the element NOT connected by the input to the clock input of the shift block of the sequential approximation code, each lth element AND of the first group (where m is the number of elements in the group) connected by the first input to the informationalthe input of the shift code of the sequential approximation, the second input — with the i-th control input of the shift code of the sequential approximation and with the input of the t-th element of the NOT group; and the output — with the first input of the i-ro element OR of the group connected by the output to the setup input (2i + 1) -ro register bit, and the second input to the output of the i-ro element AND the second group connected by the first input to the output of the i-ro element NOT, and the second input with the output of the 21st digit of the register connected by the output () -ro bit to setup input (2t4-2) -ro bit register yes.
Изобретение относитс к автомати- ке и вычислительной технике, в частности к устройствам дл получени в темпе, поразр дного уравновешивани цифрового кода произведени двух ана логовых сигналов с одновременным получением кодов сомнозштелёй. Известно аналого-цифровое множительное устройство, содержащее генератор тактовых импульсов, делители частоты, генератор развертывающего напр жени , распределитель импульсов компараторы, счетчик, ключи и элемен ты И, ИШ,НЕ-И и НЕ-ИПИ lJ. Недостатками устройства вл ютс пониженное быстродействие и ограниченна область применени из-за от;сутстви преобразовани сомножителей в цифровую форму. Известно также аналого-цифровое множительное устройств, содержащее сумматор-вычитатель, коммутаторы, сумматоры по модулю два, блок сдвига триггер управлени и два след щих аналого-цифровых .тфеобразовател 2j Недостатком данного устройства вл етс повышенное значение максимального времени формировани кода произведени . Наиболее близким к изобретению вл етс аналого-цифровое множительное устройство, содержащее накапливающий сумматор, соединенный выходами с выходами устройства,, а информационными входами - с выходами коммутатора, и два аналого-цифровых преобразовател , каждый иэ которых содержит реверсивный счетчик, цифроаналоговый преобразователь и компаратор, подключенный первым входом к выходу цифроаналогового преобразовател того же аналого-цифрового преобразовател , а вторым входом - к аналоговому входу соответствук цего сомножител устройства , причем выходы компараторов обЬих аналого-цифровых преобразователей соединены с соответствующими управл ющими входами коммутатора, подключенного первой и второй группами информационных входов соответственно к пр мю и инверсным выходам реверсивного счетчика первого аналого-цифрового преобразовател , соединенного входами с выходами компаратора первого аналого-цифрового преоб-The invention relates to automation and computing, in particular, to devices for obtaining, at a pace, randomly balancing a digital code for the production of two analog signals with simultaneous receipt of doubt codeshare. The analog-digital multiplying device is known, which contains a clock pulse generator, frequency dividers, a sweep voltage generator, a pulse distributor comparators, a counter, keys, and elements AND, ISH, NOT-AND, and NOT-IPI lJ. The drawbacks of the device are reduced speed and limited scope due to the lack of conversion of factors into digital form. An analog-digital multiplying device is also known, which contains an adder-subtractor, switches, modulo-two adders, a shift block, a control trigger, and two following analog-digital devices. 2j. The disadvantage of this device is an increased value of the maximum time for the formation of a product code. Closest to the invention is an analog-digital multiplying device containing a accumulating adder connected to the outputs of the device, and information inputs to the outputs of the switch, and two analog-to-digital converters, each of which contains a reversible counter, a digital-analog converter and a comparator, connected by the first input to the output of the digital-to-analog converter of the same analog-to-digital converter, and the second input - to the analog input of the corresponding co-multiplier The outputs of the comparators of all analog-to-digital converters are connected to the corresponding control inputs of the switch connected by the first and second groups of information inputs to the direct and inverse outputs of the reversing counter of the first analog-to-digital converter connected by inputs to the outputs of the first analog-digital converter -
разовател , а выходами - с входами цифроаналогового преобразовател то-г го же аналого-цифрового преобразовател , причем треть и четвёрта группы информационных входов подключены соответственно к пр мым и инверсным выходам реверсивного счетчика второго аналого-цифрового преобразовател , соединенного входами и выходами соответственно с выходами компаратора и входами цифроаналогового преобразовател того же аналого-цифрового преобразовател , а управл ющие входы компараторов подключены к выходам блока управлени , соединенных тактирукмцим входом с шиной бпорной частоты ТЗ.and outputs with inputs of a digital-to-analog converter of the same analog-digital converter, with a third and fourth group of information inputs connected respectively to the direct and inverse outputs of a reversible counter of the second analog-to-digital converter connected by inputs and outputs respectively to the outputs of the comparator and inputs of a digital-to-analog converter of the same analog-to-digital converter, and the control inputs of the comparators are connected to the outputs of the control unit connected t ktirukmtsim input to the bus frequency bpornoy TK.
Недостатком известного устройства вл етс большое врем получени результата умножени , обусловленное возможностью работы только в режимах развертьшающего или след щего аналого-цифрового преобразовател . Врем вычислени произведени в след щем режиме на каждом шаге равно двум тактам работы устройства, а в режиме развертывающего преобразовани тактов (где h- разр дность представлени сомножителей), что ограничивает динамический диапазон скорости из менени входных сомножителей и сужаеA disadvantage of the known device is the large time required to obtain the multiplication result, due to the possibility of operating only in the spreading or following analog-to-digital converter modes. The time for calculating the product in the following mode at each step is equal to two cycles of operation of the device, and in the scanning conversion mode of ticks (where h is the width of the representation of the factors), which limits the dynamic range of the rate of change of the input factors and
область применени устройства. I . application area of the device. I.
Цель изобретени - повышение быстродействи устройства при сохранении его точности.The purpose of the invention is to increase the speed of the device while maintaining its accuracy.
Поставленна цель достигаетс тем что в аналого-цифровое множительйое устройство, содержащее накапливающий сумматор, соединенный выходами с выходами устройства, а информацион ными входами - с выходами коммутатора , и два аналого-цифровых преобразовател , каждый из которых содержит цифроаналоговый преобразователь и компаратор, подключенный рервым входом к выходу цифроаналогового преобразовател того.же аналого-цифрового преобразовател , а вторым входом - к аналоговому входу соответствующего сомножител устройства, причем выходы компараторов обоих аналого-цифровых преобразователей соединены с соответствующими управл ющими входами коммутатора, дополнительно введены комбинационный сумматор, группа элемеитов ИЛИ, распределитель импульсой и два блока сдвига, кода последовательногоприближени , а каждый аналогоцифровой преобразователь содержит регистр последовательного приближени , подключенный тактирующим входом к шине опорной частоты и к тактирующим входам блоков сдвига кода последовательного приближени , накапливанлцего сумматора и распределител импульсов, причем регистр последовательного приближени первого аналого-цифрового преобразовател соединен выходами с входами цифроаналогового преобразовател первого аналогоцифрового преобразовател , а информационным входом - с выходом компаратора того же аналого-цифрового преобразовател и с информационным вхо1ДОМ первого блока сдвига кода последовательного приближени , подключенного управл н цими входами к выходам распределител импульсов, а выходами - к первой группе входов комбинационного сумматора и к первой группе информационных входов коммутатора, соединенного второй группой информационных входов с второй группой входов комбинационного сумматора и с выходами второго блока сдвига кода последовательного приближени , подключенного управл ющими входами к выходам распределител импульсов, а информационным входом - к выходу компаратора второго аналого-цифрового преобразовател . и к информационному входу регистра последовательного приближени второго аналого-цифрового преобразовани , соединенного выходами с входами цифроаналопового : преобразовател того же аналого-цифрового преобразовател , а выходы нечетных разр дов комбинационного сумматора подключены к нечетным разр дам третьей группы информационных входов коммутатора, четные разр ды которой соединены с выходами элементов ИЛИ группы, подключенных первыми входами к выходам соответствующих ; четных разр дов комбинационного сум- матора, а вторыми входами - к соответствующим выходам распределител импульсов, причем четверта группа информационных входов коммутатора соединена с шиной потенциала логического нул .The goal is achieved by the fact that an analog-digital multiplier device contains a accumulating adder connected to the outputs of the device, and information inputs to the switch outputs, and two analog-to-digital converters, each of which contains a digital-analog converter and a comparator connected by a different input to the output of the digital-to-analog converter of the analog-to-digital converter, and the second input to the analog input of the corresponding device factor, and the outputs of the Parameters of both analog-digital converters are connected to the corresponding control inputs of the switch, a combination adder, a group of elements OR, a pulse distributor and two shift blocks, a sequential approximation code are added, and each analog-digital converter contains a sequential approximation register connected by a clock input to the reference frequency bus and to the clock inputs of the shift blocks of the sequential approximation code, the accumulative adder and the impu distributor In this case, the sequential approximation register of the first analog-to-digital converter is connected to the inputs of the digital-to-analog converter of the first analog-to-digital converter, and the information input to the output of a comparator of the same analog-digital converter and the information input of the first block of the code of the serial approximation connected to the control to the outputs of the pulse distributor, and the outputs to the first group of inputs of the combinational adder and to the first group of infor switching inputs connected by the second group of information inputs to the second group of inputs of the combinational adder and to the outputs of the second shift block of the sequential approximation code connected by the control inputs to the outputs of the pulse distributor, and the information input to the comparator output of the second analog-digital converter. and to the information input of the sequential approximation register of the second analog-to-digital conversion connected by the outputs to digital-analogue inputs: the converter of the same analog-digital converter, and the outputs of the odd bits of the combinational adder are connected to the odd bits of the third group of information inputs of the switch, the even-numbered bits of which are connected with the outputs of the elements of the OR group connected by the first inputs to the outputs of the corresponding; even bits of the combinational adder, and the second inputs to the corresponding outputs of the pulse distributor, with a fourth group of information inputs of the switch connected to the potential zero bus of the logical zero.
Кроме того, каждьй блок сдвига кода последовательного приближени содержит группу элементов НЕ, группу элементов ИЛИ, две группы элементов И, элемент НЕ и регистр, выходы KoVoporo вл ютс выходами блока сДвигЬ кода последовательного прибли жени , а тактирующий вход соединен с выходом элемента НЕ, подключенного входом к тактирующему входу блока сдвига кода последовательного приближени , причем каждьй t-и элемент И первой группы (1: i ti, где г - коли чество элементов в группе) соединен первым входом с информационньм входом блока сдвига кода последовательного приближений, вторым входом с i-M управл кнцим входом блока сдвига кода последовательного приближени и с входом i-го элемента НЕ группы, а /выходом - с первым входом i-ro элемента ИЛИ группы, подключенного выходом к установочному входу (2i+ +1)-го разр да регистра,а вторым вхо дом - к выходу 1-го элемента И вто- рой группы, соединенного первым входом с выходом i-ro элемента ,НЕ группы , а вторым входом - с выходом 2i-r разр да регистра, подключенного выходом (2i+1)-roразр да к установочному входу (2fi+2)-го разр да регистра . На фйг.1 изображена блок-схема аналого-цифрового множительного устройства; на фиг.2 - функциональна с хема блок а сдвиг а кода пос ледовательного приближени . Аналого-цифровое множительное- устройство (фйг.1) содержит первый и второй аналого-цифровые преобразовате ли 1 и 2, первый и второй блоки 3 и 4 сдвига кода последовательного приближени , распределитель 5 импульсов, группу элементов ШШ 6, коммутатор 7 комбинационный сумматор 8 и накагашвающий сумматор 9. Каждый из преобраэователей 1 и 2 содержит компафатор 10, цифроаналоговый преобразователь 11 ирегистр 12 последовательного приближени . Накапливакшщй сумматор 9 соединен выходами с выходами устройства, а информационными входами - с выходами коммутатора 7. Компаратор 10 каждого аналого-аднфрового преобразовател : подключен первым входом к выходу цифроаналогового преобразовател 11 того же аналого-цифрового преобразовани , а вторым входом - к аналоговомувхо- ду соответствуницего сомножител (множимого или множител ). Выходы компараторов 10 преобразователей 1 и 2 соединены с управл ющими входами коммутатора 7. Регистр 12 каждого из преобразователей 1 и 2 подключен так тирук цим входом к шине 13 опорной частоты, к тактирукщим входам блоков 3 и 4 сдвига, накапливающего сумматора 9 и распределител 5. Регистр 12 первого аналого-цифрового преобразовател 1 соединен выходами с входами дафроаналогового преобразовател 11 преобразовател 1, а информационным входом - с выходом компаратора 10 преобразовател 1 и с информационным входом первого блока 3 сдвига. Последний подключен управл Ю1цими входами к выходам распределител 5, а выходами - к первой группе входов комбинационного сумматора 8 и к первой группе информационных входов коммутатора 7, который соединен второй группой информационных входов с второй группой входов сумматора 8 и с выходами,второго блока 4 сдвига. Последний подключен управл кщими входами к выходам распредели-. тел 5, а информационным входом - к выходу компаратора 10 и к информационному входу регистра 12 аналого-цифрового преобразовател 2, соединенного выходами с входами цифроанапого- вого преобразовател 11 того же преобразовател 2. Выходы нечетных разр дов сумматора 8 подключены к нечетным разр дам третьей группы информационных входов коммутатора 7, четные разр ды каждой соединены с выходами элементов ИЛИ 6 группы, подключенньк первыми входами к выходам четных разр дов сумматора 8 а вторыми входами к выходам распределител 5. Четверта группа информационных входов коммутатора 7 соединена с шиной 14 потенциала логического нул . Казкдый. из блоков 3 и 4 сдвига кода последовательного приближени (фиг.2) содержит группу элементов НЕ 15, группу элементов ИЛИ 1.6, первую группу элементов И 17, вторую группу элементов И 18, элемент НЕ 19 и регистр 20. Регистр 20, выходы которого вл ютс выходами 21 блока 3(4) сдвига, соединен тактирующим входом с выходом элемента НЕ 19, подключенного входом к тактирующему входу 22 блока 3 (4) сдвига. Каждый i-и элемент И 17 первой группы (14i «) , где It - количество элементов в группе , п ) соединен первым входом с информационным входом 23 блока 3(4) сдвига, вторым входом - с л-м управл ккцим входом 24 блока 3(4) сдвига и с входом i-ro элемента НЕ 15 1руппы, а выходом - с первым входом i-ro элемента ИЛИ 16 группы, подключениего выходом к установочному входу ()-гo разр да регистра 20, а вторым входом - к выходу :i-ro элемента И 18 второй группы, соединенного первым входом с выходом 1-го элемента НЕ 15 группы, а вторым входом с выходом 2i-ro разр да регистра 20, подключенного вьпсодом (2i-H)-ro разр да к установочному входу {2-1+2)-го раэр да регистра 20. Аналого-цифровое множительное устройство реализует вычисление произведени по рекурсивной процедуре. Действительно, обознача состо ние выхода компаратора 10 первого преобразовател через -оС, а компаратора 10 второго преобразовател -/9 (гдeoi,, когда напр жение на первом входе компаратора больше напр жени на его втором входе, иначе ct, j8 1), можно записать алгоритм формировани кодов последовательного приближени на выходах регистров 12 преобразователей 1 и 2 в следующем виде 2-(J . yj.i уг р где j«0,t,. текущий номер такта (Ь - раз р дность регистров 12), цифровые коды аналоговых сомножителей х и у соответствен но, причем х Уе,0. . Тогда цифровой код произведени определ етс выражением |..c6 -2(JMj Вказвдом j-M такте работы устройства в накапливающий сумматор 9 записываетс код текущего значени произведени 2; , которое в следу .ющем такте суммируетс с кодом, поступающим с выходов коммутатора 7. Последний подключает соответствующую группу сво информационных вхо 11 8 ионным входам накаплиора 9 в зависимости от . ж , выходов компараи разователей 1 и 2 в таблицей. 0-fJ ерва тора етвёрта Логический нуль Таким образом, после ,п-го такта в накапливакнцем сумматоре 9 формиру етс код произведени двух аналоговых сигналов. В исходном состо нии во всех разр дах обоих регистров 20, накапливающего сумматора 9 и распределител 5 устанавливаютс нули, а в регистрах 12 преобразователей 1 и 2 - код 011... (цепи приведени в исходное состо ние не показаны). При поступлении ш шнну 13 тактовых импульсов регистры 12 преобразователей 1 и 2 формируют коДы в соответствии с выра;ени ми (1). На выходах, регистров 20 блоков 3 и 4 сдвига,.о1 разуютс .соответственно кодых| 2-( yj-2-(, формирование которых выполн етс следующим образом. По переднему фронту тактирующего импульса осуществл етс запись в регистры 12 очередного разр да кода множимого (множител ) и сдвиг на один разр д в сторону мпадших разр дов 1 на выходах распределител 5. импульсов. В любой j-й такт работы устройства .(крсм4е ) на у-м управ:л ющем входе блоков 3 и 4 сдвига установлена t и, следовательно, открьрр только один j-й элемент И 17 первой группы. Состо ние выхода ) компедатора 10 преобразовател 1(2) через этот элемент И 17 и j-й элемент ШШ 16 поступает на вход (2j41)ro разр да регистра 20, Остальные входы регистра 20 соединены со своими старшиш разр дами через открытые элементы И 18 второй группы и элементы ИЛИ 1.6.In addition, each shift block of the sequential approximation code contains a group of elements NOT, a group of elements OR, two groups of elements AND, the element NOT and a register, outputs KoVoporo are outputs of the block with a code of successive approximation, and a clock input is connected to the output of the element NOT connected input to the clock input of the shift block of the sequential approximation code, each t-and element AND of the first group (1: i ti, where r is the number of elements in the group) connected by the first input to the information input of the code-shift block of the approximate approximation, the second input with iM controls the input of the shift block of the sequential approximation code and the input of the i-th element of the NOT group, and / output - with the first input of the i-ro element OR group connected by the output to the installation input (2i + +1) - the second bit of the register, and the second input - to the output of the 1st element AND the second group connected by the first input to the output of the i-element, NOT the group, and the second input - to the output 2i-r of the register connected to the output (2i + 1) -rod to the setup input of the (2fi + 2) th register bit. On fig.1 shows a block diagram of an analog-digital multiplying device; FIG. 2 is functional with a hema block and a shift of the code of the subsequent approximation. The analog-digital multiplying device (fg.1) contains the first and second analog-digital converters 1 and 2, the first and second blocks 3 and 4 of the sequential approximation code shift, the distributor 5 pulses, the group of elements ШШ 6, the switch 7 the combinational adder 8 and a numbered adder 9. Each of converters 1 and 2 contains a compass 10, a digital-to-analog converter 11, and a sequential approximation register 12. The accumulator adder 9 is connected to the outputs of the device and the information inputs to the outputs of switch 7. Comparator 10 of each analog-to-digital converter: connected by a first input to the output of a digital-to-analog converter 11 of the same analog-to-digital conversion, and the second input to an analog output of the same analog-to-digital conversion multiplier (multiplier or multiplier). The outputs of the comparators 10 of transducers 1 and 2 are connected to the control inputs of the switch 7. The register 12 of each of the transducers 1 and 2 is connected also with a TIR input to the frequency bus 13, to the clock inputs of the 3 and 4 shift blocks, accumulating adder 9 and the distributor 5. The register 12 of the first analog-to-digital converter 1 is connected by outputs to the inputs of the analog converter 11 of converter 1, and the information input to the output of comparator 10 of converter 1 and to the information input of the first shift unit 3. The latter is connected with control inputs to the outputs of the distributor 5, and outputs to the first group of inputs of the combinational adder 8 and to the first group of information inputs of the switch 7, which is connected to the second group of information inputs to the second group of inputs of the adder 8 and to the outputs of the second block 4 of the shift. The latter is connected by control inputs to the outputs of the distribution. body 5, and the information input - to the output of the comparator 10 and to the information input of the register 12 analog-digital converter 2, connected by outputs to the inputs of the digital-analog converter 11 of the same converter 2. The outputs of the odd bits of the adder 8 are connected to the odd bits of the third group information inputs of the switch 7, the even bits of each are connected to the outputs of the elements of OR 6 groups, connected by the first inputs to the outputs of the even bits of the adder 8 and the second inputs to the outputs of the distributor 5. Fourth group PA information inputs of the switch 7 is connected to the bus 14 potential logical zero. Kazkdy from blocks 3 and 4 of the shift code of the sequential approximation (Fig. 2) contains a group of elements NOT 15, a group of elements OR 1.6, the first group of elements AND 17, the second group of elements AND 18, the element NOT 19 and the register 20. Register 20 whose outputs are The outputs 21 of the shift block 3 (4) are connected by a clock input to the output of the HE element 19 connected by the input to the clock input 22 of the shift block 3 (4). Each i-element And 17 of the first group (14i “), where It is the number of elements in the group, p) is connected to the first input with the information input 23 of the 3 (4) shift unit, the second input with the lth control input 24 of the block 3 (4) shift and with the input of the i-ro element is NOT 15 1group, and the output - with the first input of the i-ro element OR 16 groups, connected to the installation input () of the register 20, and the second input - to the output : i-ro element AND 18 of the second group connected to the first input with the output of the 1st element is NOT 15 group, and the second input with the output of the 2i-ro register register 20 is connected An output (2i-H) -ro bit to the setup input of the (2-1 + 2) th raR and register 20. Analog-digital multiplying device implements the calculation of the product by a recursive procedure. Indeed, designating the output state of the comparator 10 of the first converter through -oC, and the comparator 10 of the second converter is / 9 (where oi, when the voltage at the first input of the comparator is greater than the voltage at its second input, otherwise ct, j8 1), the algorithm for forming the serial approximation codes at the outputs of the registers 12 of the transducers 1 and 2 in the following form 2- (J. yj.i is the angle where j 0, t ,. the current number of the clock (b is the register resolution 12), the digital analog codes factors x and y, respectively, and x Yy, 0. Then the digital code This value is determined by the expression | ..c6 -2 (JMj By the order jM of the device operation time, accumulator 9 records the code of the current value of product 2; which, in the next cycle, is summed with the code from the outputs of the switch 7. The latter connects the corresponding group of information inputs 11 8 to the ion inputs on the knock-off 9, depending on., the outputs of the comparators 1 and 2 in the table. 0-fJ of the first torus of the top Logical zero Thus, after the n-th cycle, the product code of two is generated in the accumulator 9 analog signals. In the initial state, in all bits of both registers 20, accumulating adder 9 and distributor 5, zeros are set, and in registers 12 of transducers 1 and 2 - code 011 ... (reset circuits are not shown). Upon receipt of the 13 clock pulses, the registers 12 of the transducers 1 and 2 form codes in accordance with expressions (1). At the outputs, registers 20, blocks 3 and 4 of shift, .o1 are decomposed. Accordingly, the codes | 2- (yj-2- (, the formation of which is performed as follows. On the leading edge of the clock pulse, the next digit of the multiplicative code (multiplier) is written to the registers 12 and shifted by one bit in the direction of the edge bits 1 at the distributor outputs 5. pulses. In any j-th cycle of operation of the device. (Krcm4e) on the y-th control: the left input of blocks 3 and 4 of the shift is set to t and, therefore, open only one j-th element And 17 of the first group. output) compedator 10 converter 1 (2) through this element And 17 and the j-th element of the SH-16 input (2j41) ro discharge register 20, remaining inputs of register 20 are connected with their starshish bits of the elements through the open and the second group 18 and OR elements 1.6.
Запись информации в разр ды регистра 20 производатс по заднему фронту тактового импульса с нины ,.13, при этом одновременно осуществл етс сдвиг на один разр д влево кода множи югo (множител ) и добавление очередного (j-ro) мпадшего разр да множимого (множител ), что эквивалентно формированию указанных кодов на выходах блоков 3 и 4 сдвига. Коды с выходов блоков 3 и 4 сдвига поступают на входы комбинационного сумматора 8, на выходах которого формируетс :код соответствующей суммы при этом в j-м такте во всех разр дах с номерами.Recording information into register bits 20 is performed on the falling edge of a clock pulse from the Nina, .13, while simultaneously shifting the multiplier (multiplier) multiplier code and adding the next (j-ro) multiplier multiplier (multiplier ), which is equivalent to the formation of these codes at the outputs of blocks 3 and 4 of the shift. Codes from the outputs of blocks 3 and 4 of the shift arrive at the inputs of the combinational adder 8, the outputs of which form: the code of the corresponding sum at the same time in the jth cycle in all bits with numbers.
суммы, могут быть толь О . В то же врем лоприсутствующа толькоamounts, can be only Oh. At the same time only present
на J-M выходе распределител , проходит через соответствующий элемент ИЛИ6 группы на (2|+2)-й разр д третьего входа коммутатора 7.at the J-M output of the distributor, passes through the corresponding element of the OR6 group to the (2 | +2) -th bit of the third input of the switch 7.
Таким образом, рассмотренное устройство выполн ет аналого-цифровое преобразование двух аналоговых сигналов с одновременным вычислением 1щфрового кода их произведени 3ta rr тактов, т.е. позвол ет повысить быстродействие в .n раз по сравнению с известным. При этом погрешность выпoлнeни v аналого-цифрового преобразовани сомножителей и вычислени их произведени определ етс разр дностью используемых аналого-цифровых преобразователей и совпадает с погрешностью известного устройства. Указанные обсто тельства определ ют технико-эконо1№ческий эффект возможного применени рассмотренного аналого-цифрового множительного устройства .Thus, the considered device performs analog-to-digital conversion of two analog signals with simultaneous calculation of the 1-digit code for their product of 3ta rr cycles, i.e. allows to increase the speed by .n times in comparison with the known. In this case, the error in performing v analog-to-digital conversion of factors and calculating their product is determined by the size of the used analog-to-digital converters and coincides with the error in the known device. These circumstances determine the technical and economic effect of the possible application of the considered analog-digital multiplying device.
гзgz
$U9.Z$ U9.Z
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU833542922A SU1117655A1 (en) | 1983-01-14 | 1983-01-14 | Analog-digital multiplying device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU833542922A SU1117655A1 (en) | 1983-01-14 | 1983-01-14 | Analog-digital multiplying device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1117655A1 true SU1117655A1 (en) | 1984-10-07 |
Family
ID=21046419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU833542922A SU1117655A1 (en) | 1983-01-14 | 1983-01-14 | Analog-digital multiplying device |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1117655A1 (en) |
-
1983
- 1983-01-14 SU SU833542922A patent/SU1117655A1/en active
Non-Patent Citations (1)
| Title |
|---|
| 1. Авторское свидетельство СССР № 995106, кл. G 06 J 3/00; G 06 G 7/12, 1981. 2.Авторское свидетельство СССР по за вке № 3492715/18-24, кл. .G 06 J 3/00; G 06 G 7/16, 1982. 3.Авторское свидетельство СССР 499569, кл. G 06 J 3/00, 1974 (прототип) . * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3298014A (en) | Analog to digital converter | |
| SU1117655A1 (en) | Analog-digital multiplying device | |
| US3371334A (en) | Digital to phase analog converter | |
| SU1113820A1 (en) | Increment multiplier for analog signals | |
| SU1164754A1 (en) | Device for reading graphic information | |
| SU1298920A1 (en) | Analog-to-digital converter | |
| SU807334A1 (en) | Digital-analogue converter with exponential characteristic | |
| SU902026A1 (en) | Multiplier-dividing device | |
| SU1120375A1 (en) | Multichannel analog-to-digital processor | |
| SU822213A1 (en) | Function generator | |
| SU1105050A1 (en) | Digital-analogue multiplying device | |
| SU813478A1 (en) | Graphic information readout device | |
| RU2205500C1 (en) | Analog-to-digital converter | |
| SU932507A1 (en) | Function generator | |
| SU1141406A1 (en) | Device for squaring and extracting square root | |
| SU805489A1 (en) | Follow-up analogue-digital converter | |
| SU1429136A1 (en) | Logarithmic a-d converter | |
| SU1594690A2 (en) | Follow-up a-d converter | |
| SU1057965A1 (en) | Analog/digital incrementing square-law function generator | |
| SU780188A1 (en) | Multichannel analogue-digital converter | |
| SU1115068A1 (en) | Generator of multiple variable functions | |
| SU781851A1 (en) | Multichannel analogue-digital squaring device | |
| SU913417A1 (en) | Device for reproducing variable-in-time coefficient | |
| SU851425A1 (en) | Non-linear interpolator | |
| SU1612289A1 (en) | Generator of discrete functions |