SU1116458A1 - Storage - Google Patents

Abstract

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО , содержащее генератор тактовых импульсов , первый выход которого соединен со счетным входом счетчика адресов считывани , адресные выходы которого подключены к одним из входов адресного блока, другие входы которого соединены с выходами счетчика адресов записи, блок управлени , коммутаторы, группы сдвиговых регистров и группы накопителей, адресные входы которых подключены к выходам адресного блока, причем управл ющие входы первых сдвиговых регистров групп соединены с первыми управл ющими входами коммутаторов и пр мым управл ющим выходом счетчика адресов считывани , инверсный управл ющий выход которого подклю . чен к управл ющим входам вторых сдвиговых регистров групп и вторым управл ющим входам коммутаторов, информационные входы которых соединены с одни.ми из выходов первого и второго сдвиговых регистров соответствующей группы, разр дные .входы которых подключены к выходам накопителей одноиме.иной группы, одни из входов олсжа управлени  соединены соответственно со вторым выходом генератора тактовы.х и п1ульсов, со входом и с выходами счетчика адресов записи, одни из выходов блока управлени  подключены соответственно к управл ющим входам адресного блока, к управл юогим входам накопителей групп и к одним из входов синхронизации сдвиговых регистров групп, информационные входы первого и второго сдвиговых регистров каждой группы объединены и  вл ютс  информационными входами устройства , первым управл юпи1м входом и информационными выходами которого  вл ютс  соответствешю вход счетчика адресов записи Т выходы коммутаторов, отличающеес  тем, что, с целью 11овыц1е1т  быстродействи устройства , в пего введены элемент И, первый и второй триггеры, первые входы которых соединены с третыгч ныхо дом генератора тактовых импульсИ, г -группы коммутаторов, первые и вторые хиравI л ющие входы которых полк.мочсчи, соответственно к пр мому и к 1И11К-|(.-:1()Му уПс  равл ющим выходам счетчика адресов считывани , причем третьи управл ющие входы всех коммутаторов соединены с управл ющим входом адресного блока и первым входом элемента И, второй вход которого подключен к выходу второго триггера, другому входу блока управлени  и четвертым управл ющим входам всех коммутаторов, выход первого триггера соединен со вторым входом второго триггера, третий вход и вы05 ход элемента И подключены соответственно к другому выходу блока управлени  и к другим входам синхронизации сдвиговых 01 регистров групн, другие выходы сдвиговых 00 регистров каждой группы toeдинeны с информационными входами коммутаторов одноименной группы, выходы которых подключены к информационным входам накопителей одноименной группы, кроме первого , информационный вход которого соединен с выходом соответствующего коммутатора , второй вход первого триггера  вл етс  вторым управл ющим входом устройства .A STORAGE DEVICE containing a clock pulse generator, the first output of which is connected to the counting input of the read address counter, whose address outputs are connected to one of the inputs of the address block, the other inputs of which are connected to the outputs of the write address counter, control unit, switches, groups of shift registers and groups accumulators whose address inputs are connected to the outputs of the address block, and the control inputs of the first shift registers of groups are connected to the first control inputs of the switch and the direct control output of the read address counter, the inverse control output of which is connected. The control inputs of the second shift registers of the groups and the second control inputs of the switches, the information inputs of which are connected to one of the outputs of the first and second shift registers of the corresponding group, the bit inputs of which are connected to the outputs of the accumulators of the same name group, one of Control inputs are connected to the second output of the clock and pulse generator, respectively, to the input and outputs of the write address counter, one of the outputs of the control unit is connected to the control input The address block, the control inputs of the group drives and one of the synchronization inputs of the group's shift registers, the information inputs of the first and second shift registers of each group are combined and are the information inputs of the device, the first control input and the information outputs of which are the corresponding counter input The address of the write T is the switch outputs, characterized in that, for the purpose of outputting the speed of the device, the element I is entered into it, the first and second triggers, the first inputs of which are They are connected to a tertiary clock generator of clock pulses, r-groups of commutators, the first and second pickup inputs of which are half a clock, respectively, to the direct and 1 to 11К- | (.: 1 () Mu uPs to the equal readout address outputs the third control inputs of all switches are connected to the control input of the address block and the first input of the element I, the second input of which is connected to the output of the second trigger, another input of the control unit and the fourth control input of all switches, the output of the first trigger is connected to the second The second trigger input, the third input and the output of the AND element are connected respectively to another output of the control unit and to the other synchronization inputs of the 01 shift registers are grouped, the other outputs of the 00 shift registers of each group are connected to the information inputs of the switches of the same name group whose outputs are connected to the information inputs the accumulators of the same name group, except the first one, whose information input is connected to the output of the corresponding switch, the second input of the first trigger is the second controlling device input.

Description

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано при построении оперативных запоминающих устройств (ОЗУ) с большой частотой выборки и записи информации, например ОЗУ, работающих в телевизионном режиме формировани  изображени .The invention relates to computing, in particular, to storage devices, and can be used in the construction of random access memory (RAM) with a high frequency of sampling and recording of information, such as RAM, operating in television imaging mode.

Известно запоминающее устройство, содержащее накопитель, счетчик адресов, элементы ИЛИ, через которые осуществл етс  коммутаци  адресов записи и считывани , счетчик разр дов, регистр, выходные элементы И, блок управлени  1.A memory device is known that contains a drive, an address counter, OR elements through which the write and read addresses are switched, a bit counter, a register, AND output elements, a control unit 1.

Недостатком этого устройства  вл етс  снижение быстродействи  с увеличением разр дности входной информации.A disadvantage of this device is a decrease in speed with an increase in the size of the input information.

Наиболее близким к данному изобретению  вл етс  запоминающее устройство, содержащее синхронизатор, соединенный с первым входом блока управлени  и счетным . входом счетчика адреса считывани , счетчик адреса записи, счетный вход которого , а также второй вход блока управлени  подключены к щине управлени  поэлементной записи, а выходы соединены с соответствующими входами блока управлени  и п коммутатора.ми адресации, подключенными также к выходам счетчика адреса считывани  и к первому выходу блока управлени , входные и выходные информационные , группы накопителей, кажда  из которых содержит п накопителей, два п-разр дных сдвиговых регистра и коммутатор , причем входы записи накопителей соединены с соответствующими п выходами блока управлени , адресные входы соединены с выходами соответствующих коммутаторов адресации, разр дные входы обоих регистров подключены к информационным выходам соответствующих накопителей, а первый и второй входы синхронизации подключены ко второму и третьему выходам блока управлени ,- информационные входы коммутатора подключены к выходам п-го разр да обоих регистров, два управл ющих входа коммутатора, а также Входы выбора режима первого и второго регистров подключены к одному из выходов и инверсному выходу счетчика адреса считывани  соответственно , а выхой коммутатора соединен с соответствующей выходной информационной щиной 2.Closest to this invention is a memory device containing a synchronizer connected to the first input of the control unit and the counting one. the input of the read address counter, the write address counter, whose count input, as well as the second input of the control unit, are connected to the element-by-element control panel, and the outputs are connected to the corresponding inputs of the control unit and the switchboard addressing module, which are also connected to the outputs of the read address counter and the first output of the control unit, input and output information, groups of drives, each of which contains n drives, two n-bit shift registers and a switch, with the inputs for recording the drives Ina with the corresponding n outputs of the control unit, the address inputs are connected to the outputs of the corresponding addressing switches, the bit inputs of both registers are connected to the information outputs of the respective drives, and the first and second synchronization inputs are connected to the second and third outputs of the control unit, the information inputs of the switch are connected to the outputs of the n-th bit of both registers, the two control inputs of the switch, and the inputs for selecting the mode of the first and second registers are connected to one of the outputs and ersnomu output read address counter, respectively, and vyhoy switch connected to a corresponding output information schinoy 2.

Недостатком данного устройства  вл етс  низкое быстродействие в режи.аде записи , поскольку устройство не обеспечивает . запись информации с такой же скоростью, как осуществл етс  считывание, т. е. в телевизионном режиме формировани  изображени . В данном устройстве дл  записи кадра изображени  требуетс  значительно больще времени, чем врем  кадровой развертки .The disadvantage of this device is the low speed in recording write mode, since the device does not provide. recording information at the same speed as reading, i.e., in the television mode of image formation. In this device, it takes significantly longer to record an image frame than a frame scanning time.

Целью изобретени   вл етс  повыщение быстродействи  устройства в режиме записи .The aim of the invention is to increase the speed of the device in the recording mode.

Поставленна  цель достигаетс  тем, чтоThe goal is achieved by the fact that

в запоминающее устройство, содержащее генератор тактовых импульсов, первый выход которого соединен со счетным входом счетчика адресов считывани , адресные выходы которого подключены к одним из вхо0 дов адресного блока, другие входы которого соединены свыходами счетчика адресов записи, блок управлени , коммутаторы, группы сдвиговых регистров и группы нако пителей, адресные входы которых подклю5 чены к выходам адресного бока, причем управл ющие входы первых сдвиговых регистров групп соединены с первыми унравл ющи .ми входами коммутаторов и пр мым управл ющим выходом счетчика адресов считывани , инверсный управл ющий выходinto a memory device containing a clock pulse generator, the first output of which is connected to the counting input of the read address counter, whose address outputs are connected to one of the inputs of the address block, the other inputs of which are connected to the output addresses of the write address counter, control unit, switches, groups of shift registers and groups of accumulators whose address inputs are connected to the outputs of the address side, and the control inputs of the first group shift registers are connected to the first control inputs of the switch Hur and direct the control output of the read address counter, inverse control output

0 которого подключен к управл ющим входам вторых сдвиговых регистров групп и вторым управл ющим входам коммутаторов , информационные входы которых соединены с одними из выходов первого и вто5 рого сдвиговых регистров соответствующей группы, разр дные входы которых подключены к выходам накопителей однои.менной группы, одни из входов блока управлени  соединены соответственно со вторым выходом генератора тактовых импульсов, со вхо0 дом и с выходами счетчика адресов записи , одни из выходов блока управлени  подключены соответственно к управл ющим входам адресного блока, к управл ю . щим входам накопителей групп, к одним из входов синхронизации сдвиговых регист5 ров групп, информационные входы первого и второго сдвиговых регистров каждой группы объединены и  вл ютс  инфор.мационными входами устройства, первым управл ющим входом и информационными0 which is connected to the control inputs of the second shift registers of groups and the second control inputs of switches, the information inputs of which are connected to one of the outputs of the first and second shift registers of the corresponding group, the bit inputs of which are connected to the outputs of drives of the same group, one of the inputs of the control unit are connected respectively to the second output of the clock generator, to the input and to the outputs of the write address counter, one of the outputs of the control unit are connected respectively to channeling yuschim inputs address block, to control S. The inputs of group drives, to one of the synchronization inputs of the group shift registers, the information inputs of the first and second shift registers of each group are combined and are information inputs of the device, the first control input and information

0 выхода.ми которого  вл ютс  соответственно вход счетчика адресов записи и выходы коммута10ров, введены элемент И, первый и второй триггеры, первые входы которых соединены с третьим выходом генератора тактовых импульсов, и группы ко.мму5 таоров, первые и вторые управл ющие входы которые подключены соответственно к пр мому и к инверсному управл ющим выходам счетчика адресов считывапи , причем третьи управл ющие входы всех коммуQ таторов соединены с управл ющим входом адресного блока и первым входом элемента И, второй вход которого подключен к выходу второго триггера, другому входу блока управлени  и четвертым управл ющим входам всех коммутаторов, выход первогоThe 0 outputs of which are, respectively, the input of the write address counter and the outputs of switches, the element I, the first and second triggers, the first inputs of which are connected to the third output of the clock generator, and the co.mu5 group of taors, the first and second control inputs connected respectively to the direct and inverse control outputs of the readout address counter, the third control inputs of all switches are connected to the control input of the address block and the first input of the And element, the second input of which By connecting the output of the second flip-flop, to another input of the control unit and the fourth control input of the switches, the first output

5 триггера соединен со вторым входом второго триггера, третий вход и выход элемента И подключены соответстве1пк) к другому выходу блока управлени  и к другим входам5 flip-flops are connected to the second input of the second flip-flop, the third input and the output of the AND element are connected correspondingly to the other output of the control unit and to the other inputs

синхронизации сдвиговых регистров групп, другие выходы сдвиговых регистров каждой группы соединены с информационными входами коммутаторов одноименной группы, .выходы которых подключены к информационным входам накопителей одноименной группы , кроме первого, информационный вход которого соединен с выходом соответствующего коммутатора, второй вход первого триггера  вл етс  вторым управл ющим входом устройства.synchronization of the shift registers of the groups, the other outputs of the shift registers of each group are connected to the information inputs of switches of the same name group, the outputs of which are connected to the information inputs of drives of the same name group, except the first, whose information input is connected to the output of the corresponding switch, the second input of the first trigger is the second control device input.

На фиг. 1 представлена структурна  схема предложенного устройства; на фиг. 2 и фиг. 3 - функциональные схемы наиболее предпочтительных вариантов реализации блока управлени  и коммутаторов соответственно; па фиг. 4 - временные диаграммы, по сн ющие работу устройства.FIG. 1 shows a block diagram of the proposed device; in fig. 2 and FIG. 3 shows functional diagrams of the most preferred embodiments of the control unit and switches, respectively; pas figs. 4 shows timing diagrams for the operation of the device.

Устройство содержит (фиг. ) генератор 1 тактовых импульсов, блок 2 управлени , счетчик 3 адресов считывани , счетчик 4 адреса записи, адресный блок 5, группы 6i- 6 (где к - число разр дов входной информации ) накопителей 7t-7„ (где п - целое число), группы сдвиговых регистров 8 и 9, коммутаторы 10,группы коммутаторов Юп.На фиг. 1 обозначены информационные входы i- 11 и выходы 12j- 12 устройства .The device contains (Fig.) A clock pulse generator 1, a control block 2, a read address counter 3, a write address counter 4, an address block 5, groups 6i-6 (where k is the number of input information bits) of drives 7t-7 "(where n is an integer), groups of shift registers 8 and 9, switches 10, groups of switches Yu.Na FIG. 1 denotes the information inputs i-11 and outputs 12j-12 of the device.

Устройство содержит также элемент И 13 первый 14 и второй 15 триггеры, управл ющие в.чоды 16 и 17..The device also contains the element And 13 first 14 and second 15 triggers that control the steps 16 and 17 ..

Блок управлени  (фиг. 2) содержит счетчик 18, формирователи 19-22 сигналов с первого по четвертый и дешифратор-мультиплексор 23.The control unit (Fig. 2) contains the counter 18, the shaper 19-22 signals from the first to the fourth and the decoder-multiplexer 23.

Каждый из коммутаторов lOi -10 содержит (фиг. 3) элемент ИЛИ 24, элемент НЕ 25, элементы И 26-29, элемент ИЛИ 30. На фиг. 1 обозначены также первые 31 и вторые 32 входы синхронизации и управл ющие входы 33 регистров 8 и 9.Each of the switches lOi -10 contains (FIG. 3) the element OR 24, the element NOT 25, the elements AND 26-29, the element OR 30. FIG. 1 also denotes the first 31 and second 32 synchronization inputs and the control inputs 33 of registers 8 and 9.

На фиг. 4 показаны сигналы а на входе 16; сигналы б, в на входах 33; сигналы г, д на входах 31 и 32 соответственно; информационные сигналы е, ж, записываемые в регистры 8 и 9 соответственно из накопителей сигналы з на выходе 12, сигналы и обращени  к устройству, сигналы записи к на управл ющих входах накопителей 7i- информационные сигналы л на входе 11, информационные сигналы м и к, продвигающиес  в регистрах 8 и О соответственно, сигналы о па выходах регистров 8 и 9,FIG. 4 shows signals and input 16; signals b, at inputs 33; signals g, d at inputs 31 and 32, respectively; information signals e, x, recorded from registers 8 and 9, respectively, from accumulators, signals 3 at output 12, signals and device accesses, recording signals to control inputs of accumulators 7– information signals 1 at input 11, information signals m and c, moving in registers 8 and O, respectively, signals about the outputs of registers 8 and 9,

Т T

импульсы записи п с циклом ооращени  1ц, формируемые дешифратором-мультиплексором 23 в режиме покадровой записи.Recording pulses with a cycle of 1c, generated by the decoder-multiplexer 23 in the frame-by-frame recording mode.

Устройство работает следующим образом. Режим считывани . В режиме считывани  обращение производитс  ко всем накопител м 7„ каждой группы 6)-6,(фиг. 1). Носкольку все группы накопителей работают идентично, далее рассматриваетс  работа одной группы, папример, первого разр да . Адреса считывани  поступают на адресные входы накопителей 7t - 7, через блок 5 и задаютс  счетчиком 3. Схема кодов счетчика 3 производитс  синхронно с разверткой телевизионного индикатора (на фиг. 1 не показан). Дл  этого генератор i формирует тактовые импульсы, поступающие на счетный вход счетчика 3, с периодом , равным длительности цикла обращени , а также импульсы строчной и кадровой синхронизации телевизионного датчика (на фиг. 1 не показан). С выходов накопителей 7j - 7„ информаци  поступает на в.ходы регистров 8, 9. По сигналу из блока 2, поступающему в каждом цикле через элемент И 13 на входы 31 регистров 8, 9, эта информаци  - первые разр ды соседних по строке элементов изображени  - переписываетс  в один из регистров, папример регистр 8, в зависимости от сигнала выбора режима на входах 33. Во врем  этого же цикла обращений с выхода другого регистра , например, регистра 9, через коммутатор lOj информаци , записанна  в этот регистр 9 в предыдущем циклеобращени , выталкиваетс  на выход 12i. Продвижение этой информации по регистру 9 осуществл етс  импульсами, поступающими из блока 2 на вход 32 регистра 9с периодом следовани , равным Тц/ п (фиг. 4 с). В течение следующего цикла обращени  осуществл етс  вывод информации, записанной в регистре 8, и запись из накопителей в регистр 9. Далее проис.ходит поочередна  работа обоих регистров 8, 9 на запись информации из накопителей 7i- 7„ и считывание ее путем сдвига. Предположим, выводитс , папример, информаци  о соседних по строке токах растра: 110100100 ..., причем п 4. В момент времени ti в первый регистр 8 записываетс  из накопителей 7, - 7 код 1101 (фиг. 4 е). В момент времени t происходит переключение работы регистра 8 в режим сдвига записанной информации (фиг. 4 б) и подключение через коммутатор 10 ( его выхода четвертого разр да к выходу 12(. В течение времени от 12. до t4 осуществл етс  сдвиг информации, записанной в регистр 8 (фиг. 4 ) и на выходе 12, (фиг. 4 з) формируетс  код 1101. В момент времени i при очередном обращении к накопител м 7 -7 в регистр 9 записываетс  код следующих четырех точек растра - 0010 и в течение времени от t до ts осуществл етс  ее сдвиг в регистре 9 (фиг. 4 ж) и вывод через коммутатор lOj на выход 12 (фиг. 4 з).The device works as follows. Read mode In read mode, a call is made to all accumulators 7 "of each group 6) -6, (Fig. 1). So far, all groups of drives work identically, then the work of one group, for example, the first bit, is considered. The read addresses are sent to the address inputs of the drives 7t-7, through block 5 and set by the counter 3. The code of the codes of the counter 3 is performed synchronously with the scanning of the television indicator (not shown in Fig. 1). For this, generator i generates clock pulses arriving at the counting input of counter 3 with a period equal to the duration of the reference cycle, as well as horizontal and frame synchronization pulses of the television sensor (not shown in Fig. 1). From the outputs of the accumulators 7j - 7 ", the information goes to the inputs of registers 8, 9. The signal from block 2, which enters each cycle through the element I 13 to the inputs 31 of registers 8, 9, this information is the first bits of the elements next in row images - is rewritten into one of the registers, for example, register 8, depending on the mode selection signal at inputs 33. During the same cycle of calls from the output of another register, for example, register 9, through the switch lOj information recorded in this register 9 in the previous cycling, is pushed out at exit 12i. Promotion of this information through the register 9 is carried out by pulses coming from block 2 to the input 32 of the register 9 with a follow-up period equal to TC / n (Fig. 4c). During the next cycle of the call, the information recorded in register 8 is output and written from drives to register 9. Next, both registers 8, 9 are written to write information from drives 7 to 7 and read it by shifting. Suppose, for example, information about neighboring raster currents is displayed: 110100100 ..., moreover, item 4. At time ti, code 1101 is written to the first register 8 from accumulators 7, - 7 (Fig. 4e). At time t, the operation of register 8 is switched to the shift mode of the recorded information (Fig. 4b) and connected via switch 10 (its fourth-bit output to output 12 (. During the time from 12. to t4, the information recorded A code 1101 is generated in register 8 (FIG. 4) and output 12 (FIG. 4 h). At time i, the next four raster points, 0010, are written to register 9 at the next call to accumulators 7-7 and during time from t to ts, it is shifted in register 9 (FIG. 4 g) and output through switch lOj to you move 12 (fig. 4 h).

Режим поэлементной записи. В каждом случае после окончани  вывода информации из регистра 9 (или 8) на eiO выходах устанавливаетс  потенциал, соответствуюп1ий значению кода на входе 1 . в данном случае - «О. Это используетс  в режиме поэ,аементной записи информации от медленно сканирующих датчиков (на фиг. 1 не показаны) По сигналу (фиг. 4 а), поступающему на вход 16 блока 2 и счетный вход счетчика 4, в последенем устанавливаетс  очередной адрес. Во врем  очередного циклд считывани  (первого после сигнала на входе 16), в блоке 2 с помощью формировател  22 (фиг. 2) формируетс  одиночный импульс длительностью в один цикл обращени  (фиг. 4 и). Этим импульсом переключаетс  блок 5 и на адресные входы накопителей 7i-/4 выставл етс  очередной адрес записываемой информации. Так же во врем  этого сигнала дешифратор-мультиплексор 23 формирует импульс, поступающий на вход одкого из накопителей 7i- 7 (фиг. 4 к). Выбор накопителей 7, определ етс  кодом младших разр дов счетчика 4, поступающим на входы дещифратора-мультиплексора 23. В этом же цикле блокируетс  прохождение через элемент И 13 Сигнала на входы 31, вследствие чего записи информации в регистр 9 (в данном случае) с выходов накопителей 7 - 7 не происходит. Поскольку на всех выходах регистра 9 к моменту времени (фиг. 4 ж) устанавливаетс  потенциал «О, соответствующий информации на входе lU, то этот «О, и записываетс  в соответствующий из накопителей 7х -7п. На врем  записи блокируетс  и вывод информации 1001 через коммутатор lOt на выход 12j. Режим покадровой записи. В режиме записи кадра изображени , когда информаци  на входах 1Ij- 1 мен етс  синхронно с телевизионной разверткой, устройство работает следующим образом. По сигналу, приход щему на вход 17, переключаетс  триггер 14, который возвращаетс  в исходное состо ние кадровым синхроимпульсом, поступающим с третьего выхода генератора 1. От заднего фронта сформированного триггеров 14 импульса переключаетс  триггер 15, который возвращаетс  в исходное состо ние следующи.м кадровым синхроимпульсом , поступающим также от генератора 1. Таким образом,-триггер 15 формирует импульс длительностью в один кадр, поступающий на дещифратор-мультиплексор 23, на всех выходах которого за врем  этого кадра формируютс  в каждом цикле обращени  импульсы записи (фиг. 4 п), поступающие на управл ющие входы всех накопителей 7i -7. При этом адреса накопителей 7i - 7t) задаютс  счетчиком 3. Предположим, например, на вход 11 поступает следующа  информаци  с соседних по строке элементах изображени  - 110100101001 (фиг. 4л). Во врем  поступлени  первых четырех разр дов информации (1101) регистр 8 устанавливаетс  в режим сдвига и информаци , поступающа  на его вход, со входа 1 , продвигаетс  по регистру 8 (фиг. 4 ж). К началу следующего цикла обращени  (записи) на выходах регистра 8 устанавливаетс  поступивша  ранее со входа 111 информаци , котора  и записываетс  в накопители 7j- 74. Во врем  этого же цикла на выходах регистра 9 устанавливаетс  следующа  «четверка чисел0010 (фиг. 4 н), котора  в последующем цикле, во врем  которого в регистр 8 заноситс  следующа  информаци  (1001), записываетс  в накопители 7/- 7. Временные диаграммы сигналов, поступающих с регистров 8 и 9 через коммутаторы lOj- 10 на информационные входы накопителей , 7 , представлены на фиг. 4 о. Управл ющие сигналы на коммутаторы lOj -10 поступают со счетчика 3 и григгера . 15. Таким образом, в режиме покадровой записи осуществл етс  поочередна  запись в регистры 8 и 9 информации о соседних по строке точках растра с последующей параллельной перезаписью в накопители 7„. В сравнении с известным устройством предложенное обладает больщим быстродействием в режиме записи, что позвол ет расщирить область его применени  и использовать в качестве датчика информации стандартные телевизионные датчики.Element recording mode. In each case, after the end of the output of information from register 9 (or 8) at the eiO outputs, a potential is established corresponding to the value of the code at input 1. in this case - "O. This is used in the PoE mode. A cement recording of information from slow-scanning sensors (not shown in Fig. 1). The signal (Fig. 4a) arriving at input 16 of unit 2 and the counting input of counter 4, in the latter, sets the next address. During the next read cycle (the first after the signal at input 16), in block 2, a single pulse with a duration of one cycle of circulation (Fig. 4 and) is formed with the help of shaper 22 (Fig. 2). Block 5 is switched by this pulse, and the next address of the recorded information is set to the address inputs of the drives 7/4. Also during this signal, the decoder-multiplexer 23 generates a pulse arriving at the input of one of the drives 7 - 7 (Fig. 4k). The choice of accumulators 7 is determined by the code of the lower bits of counter 4, arriving at the inputs of the decryptor-multiplexer 23. In the same cycle, the passage through the AND 13 element of the Signal to the inputs 31 is blocked, as a result of which information is written into register 9 (in this case) from the outputs drives 7-7 does not occur. Since at all outputs of register 9, by the time point (fig. 4 g), a potential "O corresponding to the information on the input lU is established, then this" O is written to the corresponding 7x -7p drive. At the time of the recording, the output of information 1001 through the switch lOt to the output 12j is also blocked. Frame Recording Mode. In the recording mode of an image frame, when the information on the inputs 1Ij-1 varies synchronously with the television scan, the device operates as follows. The signal arriving at input 17 switches trigger 14, which returns to its initial state by a frame sync pulse coming from the third output of generator 1. Trigger 15 switches from the trailing edge of the generated trigger flies 14, which returns to the initial state of the following personnel sync pulse, also coming from the generator 1. Thus, the trigger 15 generates a pulse of one frame duration, arriving at the decipher-multiplexer 23, at all outputs of which during this frame are formed each cycle of the write pulses (Fig. 4 p), arriving at the control inputs of all the drives 7i-7. In this case, the addresses of the accumulators 7i - 7t) are specified by the counter 3. Suppose, for example, the following information is received at the input 11 from the adjacent image elements in the row - 110100101001 (Fig. 4L). During the arrival of the first four bits of information (1101), register 8 is set to shift mode, and information received at its input from input 1 is advanced through register 8 (Fig. 4 g). At the beginning of the next cycle of circulation (writing), the outputs of register 8 establish the information received earlier from input 111, which is recorded in the accumulators 7j- 74. During the same cycle, the following four numbers 0010 are set at the outputs of register 9 (Fig. 4n) which in the subsequent cycle, during which the following information (1001) is entered into register 8, is written into accumulators 7 / - 7. Time diagrams of signals arriving from registers 8 and 9 through switches lOj-10 to informational inputs of accumulators, 7 are presented on FIG. 4 o. Control signals to the lOj -10 switches come from counter 3 and a grigger. 15. Thus, in the frame-by-frame recording mode, sequential recording of registers 8 and 9 of information on neighboring raster points along the line is carried out, followed by parallel rewriting into accumulators 7 ". In comparison with the known device, the proposed method has a high speed in the recording mode, which makes it possible to extend its application area and use standard television sensors as an information sensor.

К13 к8,3 к5 к15 Kii...ln фиг.гK13 K8.3 K5 K15 Kii ... ln FIG.

Claims (1)

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее генератор тактовых импульсов, первый выход которого соединен со счетным входом счетчика адресов считывания, адресные выходы которого подключены к одним из входов адресного блока, другие входы которого соединены с выходами счетчика адресов записи, блок управления, коммутаторы, группы сдвиговых регистров и группы накопителей, адресные входы которых подключены к выходам адресного блока, причем управляющие входы первых сдвиговых регистров групп соединены с первыми управляющими входами коммутаторов и прямым управляющим выходом счетчика адресов считывания, инверсный управляющий выход которого подключен к управляющим входам вторых сдвиговых регистров групп и вторым управляющим входам коммутаторов, информационные входы которых соединены с одними из выходов первого и второго сдвиговых регистров соответствующей группы, разрядные .входы которых подключены к выходам накопителей одноименной группы, одни из входов блока управления соединены соответственно со вторым выходом генератора тактовых импульсов, со входом и с выходами счетчика адресов записи, одни из выходов блока управления подключены соот ветственно к управляющим входам адресного блока, к управляющим входам накопителей групп и к одним из входов синхронизации сдвиговых регистров групп, информационные входы первого и второго сдвиговых регистров каждой группы объединены и являются информационными входами устройства, первым управляющим входом и информационными выходами которого являются соответственно вход счетчика адресов записи и выходы коммутаторов, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены элемент И, первый и второй триггеры, первые входы которых соединены с третьим вы.хо дом генератора тактовых импульс-в. и-группы коммутаторов, первые и вторые управляющие входы которых подключены соответственно к прямому и к инверсному управляющим выходам счетчика адресов считывания, причем третьи управляющие входы всех коммутаторов соединены с управляющим входом адресного блока и первым входом элемента И, второй вход которого подключен к выходу второго триггера, другому входу блока управления и четвертым управляющим входам всех коммутаторов, выход первого триггера соединен со вторым входом второго триггера, третий вход и выход элемента И подключены соответственно к другому выходу блока управления и к другим входам синхронизации сдвиговых регистров групп, другие выходы сдвиговых регистров каждой группы Соединены с информационными входами коммутаторов одноименной группы, выходы которых подключены к информационным входам накопителей одноименной группы, кроме первого, информационный вход которого соединен с выходом соответствующего коммутатора, второй вход первого триггера является вторым управляющим входом устрой- ства.A MEMORY DEVICE containing a clock generator, the first output of which is connected to the counting input of the read address counter, the address outputs of which are connected to one of the inputs of the address block, the other inputs of which are connected to the outputs of the write address counter, control unit, switches, groups of shift registers and groups drives, the address inputs of which are connected to the outputs of the address block, the control inputs of the first shift registers of the groups connected to the first control inputs of the switches and direct control output of the read address counter, the inverse control output of which is connected to the control inputs of the second shift registers of the groups and the second control inputs of the switches, the information inputs of which are connected to one of the outputs of the first and second shift registers of the corresponding group, the bit inputs of which are connected to the outputs of the drives of the same name groups, one of the inputs of the control unit are connected respectively to the second output of the clock generator, with the input and outputs of the counter recording addresses, one of the outputs of the control unit is connected respectively to the control inputs of the address block, to the control inputs of the drive groups and to one of the synchronization inputs of the shift registers of the groups, the information inputs of the first and second shift registers of each group are combined and are the information inputs of the device, the first control the input and information outputs of which are respectively the input of the counter of recording addresses and the outputs of the switches, characterized in that, in order to improve performance I’m a device, the And element is introduced into it, the first and second triggers, the first inputs of which are connected to the third output of the clock pulse-in generator. and -groups of switches, the first and second control inputs of which are connected respectively to the direct and inverse control outputs of the read address counter, and the third control inputs of all switches are connected to the control input of the address block and the first input of the And element, the second input of which is connected to the output of the second trigger , to the other input of the control unit and the fourth control inputs of all the switches, the output of the first trigger is connected to the second input of the second trigger, the third input and output of the And element are connected to corresponding to another output of the control unit and to other synchronization inputs of the shift registers of the groups, other outputs of the shift registers of each group are connected to the information inputs of the switches of the same group, the outputs of which are connected to the information inputs of the drives of the same group, except the first, the information input of which is connected to the output of the corresponding switch , the second input of the first trigger is the second control input of the device. //