SU1109912A2 - Цифровой синтезатор частоты - Google Patents

Abstract

ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТЫ по авт.св. Н 932623, отличающийс  тем, что, с целью повышени  быстродействи  перестройки час ,тоты, введены последовательно соединенные триггер, первый элемент совпадени  и второй элемент совпадени . выход которого соединен с входом обнулени  второго делител  частоты с переменным коэффициентом делени  и с первым входом триггера, при этом второй и третий входы первого элемента совпадени  подключены соответственно к выходу датчика синхрониэма и к выходу счетчика, второй вход второго элемента совпадени  соединен с выходом первого делител  частоты с переменньм коэффициентом делени , выход первого элемента совпадени  соединен также с входом управлени  запоминанием фазового детектора,а второй вход триггера объединен с управл ющим входом счетчика.

Description

1 Изобретение относитс  к радиотех нике и может быть использовано дл  генера1щи сетки частот в приемных и передающих устройствах н широком диапазоне частот . По основному авт.св. № 932623 из вестен цифровой синтезатор частот,, содержаний последовательно соединенные )0i генератор, перпь 1 делитель частоты с переменн з1м коэффициентом делени , фазовый детектор упраш1 е чый генератор, второй делитель с переменньвч коэффи диентом, выход которого подключен к другому входу фазового детектора, а также датчик кода частоты, между выходом первого делител  частоть с переменным коэффициентом делени  и входом установки частоть второго делител  частоты с переменным коэффигщентом делени  последовательно соединенные датчик синхронизма, счетчик и преобразователь кода, другой вход кото рого подключен к одному из ВЬ ХОДОВ датчика кода частоты, другой выход которого соединен с управл ющим входом счетчика, выход которого сое динен также с входом установки частоты первого делител  частоты с переменным коэффициентом делени , а другой вход датчика синхронизма подключен к выходу второго делител  частоты с переменным коэффициентом делени  Г 1 3Однако известный цифровой синтезатор частоты обладает низкой скоростью перестройки по диапазону час тот, поскольку в первый момент уста новки нулевой О1пибки по частоте не обеспечиваетс  одновременно нулева  разность фаз между импульсами после довательностей на входах фазового детектора, Цель изобретени  - повьшение быс родействи  перестройки частоты. Указанна  цель достигаетс  тем, что в цифровой синтезатор частоты,с держащий последоватепьно соединенны onopHbtfi генератор, первый делитель частоты с переменным коэффициентом делени , фазовый детектор, управл е мьй генератор, второй делитель частоты с переменным коэффициентом делени , выход которого подключен к другому входу фазового детектора, а также датчик кода частоты, между выходом первого делител  частоты с переменным коэффициентом делени  и 2 2 входом установки частоты aioporo делитеп  частоты с переменным коэффи 1;иентом делени  последовательно со; ;и 1еннь е датчик синхронизма, счетчик и преобразователь кода, другой вхо/, которого подключе к одному из вь ходов датчика кода частоты, другой которого соединен с управл ющим входом счетчика, выход которого соедине) также с входом установки частоты первого делител  частоты с переменным коэффи1 1ентом делени , а другой вход датчика синхронизма подключен к выходу второго делител  частоты с переменным коэффициентом делени , введены последовательно соединенные триггер, первый элемент совпадени  и второй элемент совпадени , выход которого соединен с входом обнулени  второго делител  частоты с перемем} ым коэффициентом делени  и с первым входом триггера, при этом второй и третий входы первого элемента совпадени  подключены соответственно к выходу датчика синхронизма и к выходу счетчика, второй вход второго элемента совпадени  соединен с выходом первого делител  частоты с переменным, коэффициентом делени , выход первого элемента совпадени  соединен также с входом управлени  запоминанием фазового детектора, а второй вход триггера объединен с управл ю цим входом счетчика. На чертеже изображена структурна  электрическа  схема цифрового синтезатора частоты. Синтезатор содержит опорный генератор 1f первый делитель 2 частоты с переменным коэффициентом делени , фазовый детектор 3, управл емый генератор 4, второй делитель 5 частоты с переменным коэффициентом делени , датчик 6 кода частоты, датчик 7 синхронизма , счетчик 8, преобразователь 9 кода, триггер 10, трехвходовой элемент 11 совпадени  и двухвходовой элемент 12 совпадени . Синтезатор работает следующим образом. В исходном состо нии на выходе триггера 10 и соответстрзнно на выходах трехвходового элемента 11 совпадени  и двухвходового элемента 12 совпадени  - уровни логического нул . При смене частоты от датчика 6 на вход преобразовател  9 поступает

код новой частот1 1 управл емого генератора 4 и одновременно с второго выхода датчика 6 на управл ющий вход счетчика 8 и на установочный вход триггера 10 приходит импульс сброса, устанавливающий счетчик 8 в режим счета с максимальной ем остью, равной п а на выходе триггера 10 устанавливаетс  уровень логической единицы. Код с выхода счетчика 8 устанавливает минимальный коэффициент делени  М первого делител  2 и через управл ющий вход преобразовател  9 коэффициент делени  второго делит-ел  5 равным N|.,, Начинаетс  процесс перестройки, и управл емый генератор 4 перестраиваетс  до тех пор, пока на выходе датчика 7 синхронизма не установитс  уровень логической единицы, который уменьшает емкость счетчика 8 на единицу до (h-1). Код на выходе счетчика 8 устанавливает коэффициент депервого делител  2, а лени  W

И-1

через преобразователь 9 - коэффициент делени  второго делител  5 равным N

и т.д. до тех пор, пока

п-1

емкость счетчика 8 не станет равной нулю и счетный вход счетчика 8 при этом не закроетс .

Коэффициенты М и N, обеспечивают посто нную в диапазоне частот управл емого генератора 4 частоту сравнени . Начинаетс  процесс отработки ошибки установки рабочей частоты. Управл емый генератор 4 перестраиваетс  до тех пор, пока частоты сигналов на входах фазового детектора 3 и соответственно датчика 7 синхронизма не станов тс  равными . На выходе датчика 7 синхронизма устанавливаетс  уровень логической

единицы, причем точность измерени  датчика синхронизма высока, так как частота сравнени  минимальна, а коэффициент делени  второго делител  5 f р максимален .

На выходе трехвходового элемента 11 совпадени  устанавливаетс  уровень логической единицы, и фазовый

детектор 3 переходит в режим запоминани , т.е. уровень его выходногб напр жени  фиксируетс  и остаетс  неизменным и павным уровню в 1ходКого напр жени  в момент совпадени  час тот входных сигналов датчика 7 синхронизма. При по влении очередного импульса на выходе первого делител . 2 на выходе двухвходового элемента 12 совпадени  устанавливаетс 

уровень логической единицы.Второй делитель 5 и триггер 10 обнул ютс , что обеспечивает улевой фазовый сдвиг между последующими импульсами на выходе первого 2 и второго 5 делителей , а также устанавливает схему в исходное состо ние.

Поскольку частоты входных сигналов на входах фазового детектора 3. равны и фазовый сдвиг между ними

0 нулевой, перерегулировани  не возникает , цифровой синтезатор частоты переходит в установившийс  режим и hpoцecc перестройки частоты заканчиваетс  .

5 Таким образом, использование предложенного цифрового синтезатора частоты позвол ет устранить перерегулирование , возникающее в процессе перестройки, и тем самым повысить

0 быстродействие - врем  перестройки сократитс  на несколько периодов частоты сравнени .

Claims (1)

1. ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТЫ по авт.св. N* 932623, отличающийся тем, что, с целью повышения быстродействия перестройки частоты, введены последовательно соединенные триггер, первый элемент совпадения и второй элемент' совпадения, выход которого соединен с входом об-¹ нуления второго делителя частоты с переменным коэффициентом деления и с первым входом триггера, при этом второй и третий входы первого элемента совпадения подключены соответственно к выходу датчика синхронизма и к выходу счетчика, второй вход второго элемента совпадения соединен с выходом первого делителя частоты с переменным коэффициентом деления, выход первого элемента совпадения соединен также с входом управления запоминанием фазового детектора,а второй вход триггера объединен с управляющим входом счетчика.