SU1081804A1 - Frequency divider with variable countdown - Google Patents

Abstract

ДЕЛИТЕЛЬ ЧАСТОТЫ С ПЕРЕЖННЫМ КОЭФ«№ЩЕНТОМ ДЕЛЕНИЯ, содержащий счетчик импульсов, вентили управлени , элемент совпадени  и D-триггер , информационный вход которого соединен с выходом элемента совпадени  , первый вход которого подклк ен к пр мому выходу второго триггера счетчика импульсов, а остальные к инверсным выходам третьего и последующих триггеров счетчика импульсов, вход синхронизации первого триггера счетчика импульсов подключен к шине входного тактового сигнала, вход установки в нуль второго и входы установки в единицу четвертого и после .дующих триггеров счетчика импульсов соединены с выходами соответствующих -вентилей управлени , первые входы ,-- -- -- -Т .-j Ч.ГЬ1..;Й,:,М   ..; if... -« W и -;.,,,: :,,.,j3 ii&ilB,(A которых соединены с соответствующими шинами кода управлени , отличающийс  тем, что, с целью повьшеии  быстродействи , в него введены дополнительный D-триггер и два инвертора, причем вход синхронизации дополнительного D-триггера соединен с входом синхронизации первого триггера счетчика.импульсов, вход установки в нуль г с naiHoft кода управлени  первого триггера счетчика импульсов, а инверсный выход - с входом установки в нуль первого триггера счетчика импульсов, пр ь«е выходы первого триггера счетчика импульс сов и D-триггера подключены к инфор S мационному входу дополнительного (Л D-триггера, инверсный выход первого с триггера счетчика импульсов соединен с входом первого инвертора, выход которого подключен к входам синхронизации второго триггера счетчика импульсов и D-триггера, инверсный выход которого соединен с входом второго инвертора, выход которого подключен к вторым входам вентилей X X) управлени  и выходной шине, а вход установки в нуль третьего триггера счетчика импульсов соединен с выходом соответствующего вентил  управ лени  .A FREQUENCY DIVIDER WITH A FUNCTION COEF "NO. OF A DIVISION, contains a pulse counter, control gates, a coincidence element and a D-flip-flop, whose information input is connected to the output of the coincidence element, the first input of which is connected to the forward output of the second pulse counter trigger, and the rest the inverse outputs of the third and subsequent triggers of the pulse counter, the synchronization input of the first trigger of the pulse counter is connected to the input clock signal bus, the input setting to the second zero and the installation inputs per unit h Fourth and after the outgoing triggers of the pulse counter are connected to the outputs of the corresponding control fans, the first inputs, - - - -T. -j CH.G1, ...; Y,:, M ..; if ... - "W and -;. ,,,:: ,,., j3 ii & ilB, (which are connected to the corresponding tires of the control code, characterized in that, in order to improve performance, additional D-flip-flop and two inverters, the sync input of the additional D-flip-flop is connected to the sync input of the first trigger of the counter. pulses, the input setting to zero n with the naiHoft control code of the first trigger of the pulse counter, and the inverse output to the input setting to zero of the first trigger pulse counter, pr b "e outputs of the first trigger pulse counter с ow and D-flip-flop are connected to the information input of the auxiliary input (L D-flip-flop, the inverse output of the pulse counter first from the trigger is connected to the input of the first inverter whose output is connected to the synchronization inputs of the second trigger of the pulse counter and D-flip-flop, the inverse output of which connected to the input of the second inverter, the output of which is connected to the second inputs of the control valves XX) and the output bus, and the input to set the third trigger of the pulse counter to zero is connected to the output of the corresponding control valve and

Description

гg

Изобретение относитс  к импульсной технике, в частности к устройствам автоматики, телемеханики, вычислительной и измерительной техники, и может быть использовано в синтезатора-х частот, в цифровых системах автоподстройки частоты, в измерительной аппаратуре.The invention relates to a pulse technique, in particular, to devices of automation, telemechanics, computing and measuring equipment, and can be used in synthesizer frequencies, in digital systems of automatic frequency control, in measuring equipment.

Известен делитель частоты с переменным коэффициентом делени  , содер жащий оинхронный счетчик импульсов на 1К-триггерах, тактовые входы кото .рых соединены с шиной входных тактовых импульсов, а установочные входы (К-входы) - с вентилйми управлени , первые входы которых соединены с соответствующими тинами кода управлени , а вторые входы - с выходом инвертора, вход которого соединен с выходом элемента совпадени , первый и ВТО-рой входы которого соединены соответственно с пр мым выходом последнего и инверсным выходом предпоследнего триггеров счетчика импульсов l .A known frequency divider with a variable division factor, containing an synchronous pulse counter on 1K triggers, the clock inputs of which are connected to the bus of the input clock pulses, and the installation inputs (K-inputs) are connected to the control vents, the first inputs of which are connected to the corresponding levels control code, and the second inputs - with the output of the inverter, whose input is connected to the output of the coincidence element, the first and WTO inputs of which are connected respectively to the direct output of the last and the inverse output of the penultimate trigger s pulse counter l.

Недостаток данного устройства состоит в том, что он имеет ограниченное быстродействие, определ емое временными задержками элементов совпадени  и управлени  и быстродействием 1К-триггеров, которое (при прочих равных услови х) ниже, чем у D-триггеров, имеющих более простую структуру.The disadvantage of this device is that it has a limited speed determined by the time delays of the coincidence and control elements and the speed of 1K-flip-flops, which (other things being equal) is lower than that of D-flip-flops that have a simpler structure.

Наиболее близким к изобретению по технической сущности  вл етс  делитель частоты с переменным коэффициентом делени , содержащий счетчик импульсов, вентили управлени , элемент совпадени , D-триггер,  шну входного тактового сигнала, шины код зшравлени  и выходную шину, причем пр мой выход каждого предыдзпдего триггера счетчика импульсов соединен с входом синхронизации последукщего триггера, входы установки в нуль первого и второго триггеров счетчика импульсов подключены к выходам первого и второго вентилей управлени , а зходы установки в единицу третьего и последующих триггеров счетчика импульсов - к выходам третьего и последующих вентилей управлени , первые входы вентилей управлени  соединены с щинами кода управлени , а вторые - с пр мым выходом D-триггера , информационный вход которого подключен к выходу элемента совпаде804 1The closest to the invention in its technical nature is a frequency divider with a variable division factor, which contains a pulse counter, control gates, a coincidence element, a D-flip-flop, an input clock cord, a bus code and an output bus, and the direct output of each previous trigger trigger the pulses are connected to the synchronization input of the post-trigger trigger, the inputs for setting the first and second triggers of the pulse counter to zero to the outputs of the first and second control gates, and the outputs ki unit in the third and subsequent pulse counter trigger - to the outputs of the third and subsequent control gates, the first inputs are connected with control gates schinami control code, and the latter - with a direct yield of D-flip-flop having an information input connected to the output element 1 sovpade804

НИН, а вход синхронизации - к гаине входного тактового сигнала и к входу синхронизации первого триггера счетчика импульсов, пр мой выход которог и инверсные выходы последующих триггеров счетчика импульсов подключены к входам элемента совпадени . Известный делитель частоты с переменным коэффициентом делени  позвол ет путем выбора Соответствующего кода управлени  установить любой целочисленный коэффициент делени  в пределах 2-2 +1, где п-число триггеров в счетчике 21 .The NIN and the synchronization input are connected to the input clock signal and to the synchronization input of the first pulse counter trigger, the direct output and the inverse outputs of the subsequent pulse counter triggers are connected to the inputs of the coincidence element. The known frequency divider with a variable division factor allows, by choosing the appropriate control code, to set any integer division factor within 2-2 +1, where n is the number of triggers in the counter 21.

Однако быстродействие известного устройства ограничено и ниже быстродействи  автономного триггера счетчика импульсов (практически в 1,3 1 ,5 раза).However, the speed of the known device is limited and lower than the speed of the autonomous trigger pulse counter (almost 1.3 1, 5 times).

Цель изобретени  - повьшение быстродействи  делител  частоты с переменным коэффициентом делени .The purpose of the invention is to increase the speed of a frequency divider with a variable division factor.

Поставленна  цель достигаетс  тем, что в устройство, содержащее счетчик импульсов, вентили управле- : ни , элемент совпадени  и D-триггер, информационньй вход которого соедине с выходом элемента совпадени , первый вход которого подключен к пр мому выходу второго триггера счетчика импульсов, а остальные - к инверсным выходам третьего и последующих триггеров счетчика импульсов, вход синхронизации первого триггера счетчика импульсов подключен к шине входного тактового сигнала, вход установки в нуль второго и входы установки в единицу четвертого и последующих триггеров счетчика импульсов соединены с выходами соответствуюпщх вентилей- управлени , первые входы которых соединены с соответствующими кода управлени , введены дополнительный 1 -триггер и два инвертора, причем вход синхронизации дополнительного р-триггера соединен с входом синхронизации первого триггера счетчика импульсов, вход установки в нуль - с шиной кода управлени  первого триггера счетчика импульсов, а инверсный выход - с входом установки в нуль первого триггера счетчика-импульсов, пр мые выходы первого триггера счетчика импульсов и D-триггера подключены к информационному входу дополнительного D-триггера, инверсный выход первого TpHrrepia счетчика импульсов соединен с входом первого инвертора, выход которого подключен к входам синхронизации второго триггера счетчика импульсов и D-триггера, инверсный выход которого соединен с входом второго инвертора, выход которого подключен к вторым входам вентилей управлени  и выходной шине, а вход установки в нуль третьего триггера счетчика импульсов соединен с выходом соответствующего вентил  управлени . На фиг. 1 приведена структурна  схема устройства; на фиг. 2 - временные диаграммы его работы при код установки 00...0,1 (младший разр д слева) Делитель частоты с переменным коэффициентом делени  содержит счетчик 1 импульсов, выполненный на триггерах 2-1,...,2-N и первом инверторе 3, вентили 4-1,...4-(N-1 управлени , элемент 5 совпадени , D-триггер 6, дополнительный D-триггер 7, второй инвертор 8, шину 9 входного тактового сигнала шины 10 ...,10-N кода управлени  и выходную шину 11. liHBepcHbrti выход триггера 2-1 через инвертор 3 соеданен с вхо дами синхронизации триггеров 2-2 и 6, пр мые выходы триггера 2-2 и последующих соединены соответственно с входами синхронизации триггера 2-3 и поеледующихJинформациейный вход D-триггёра 6 соединен с ш 1ходом элемента 5, первый вход которого соединен с пр мьм выходом триггера 2-2, а остальные - с инвер ными выходами последующих триггеров счетчика 1, инверсный выход D-триггера 6 через инвертор 8 соединен с шиной 11 и с входами вентилей 4-1., .4-(N-l ) , выхода которых подключены к входам установки в нуль (дл  триггеров 2-2 и 2-3 счетчика 1) и к входам установки в единицу (дл  триггеров 2-4, 2-5 и т.д.), пр мой выход 1 -триггера 6 соединен с пр мым выходом триггера 2-1 счетч ка 1 и с информационным входом допо нательного D-триггера 7, вход синхр низации которого соединен с входом синхронизации триггера 2-1 счетчика 1 и с шиной 9, вход установки в нул дополнительного D-триггера 7 соединен с шиной 10-1, а инверсный выхо с входом установки в нуль триггера 2- 1 счетчика 1. 044 Инверторы 3 и 8 предназначены дл  реализации дополнительных выходов соответственно первого триггера 2-1 счетчика 1 и D-триггера 6, пр i-ibie выходы которых монтажно объединены дл  выполнени  логической функции ИЛИ (дл  нулевых сигналов) При построении делител  частоты с переменным коэффициентом делени  предполагаетс , что единичный сигнал соответствует высокому уровйю напр жени , а нулевой - низкому независимо от пол рности напр жени . I Устройство работает следующим образом . При поступлении на шину 9 входного тактового сигнала (фиг. 2 а) счетчик 1 считывает импульсы до тех пор, пока его триггеры, начина  с второго, не установ тс  в состо ние 10,...,0. До этого момента на выходе элемента 5 и на пр мом выходе D-триггера 6 присутствует нулевой сигнал а на выходах вентилей управлени  - сигналы, не оказывающие вли ние на работу счетчика 1. Выходной сигнал триггера 2-1 (фиг. 2 б), врем  срабатывани  которого tv. , поступает на вход синхронизации триггера 2-2 через врем , определ емое задержкой . сигнала в инверторе 3 (4иг. 2 в), Сигнал управлени  первого (младшего) разр да счетчика 1 с шины 10-1 (фиг. 2 г) в первые моменты времени имеет нулевой уровень, в результате которого на инверсном выходе дополнительного D-триггера 7 присутствует единичный сигнал (фиг. 2 д) независимо от сигнала на информационном входе этого триггера. По заднему фронту первого импульса с выхода инвертора 3 (фиг. 2 в) второй и последующие триггеры счетчика 1, которые наход тс  в единичных состо ни х, начинают последовательно друг за другом переходить в нулевые состо ни . Последний , шестой триггер 2-N счетчика 1 переходит в нулевое состо ние по истечении времени, равного временным задержкам (N-2)t-,p автономного триггера относительно заднего фронта выходного сигнала второго триггера 2-2 (фиг. 2 е и ж). Все триггеры имеют равные временные задержки, (фиг. 2), По заднему фронту второго импульса с выхода инвертора 3 (фиг 2 в).второй триггер 2-2 вновь переходит в единичное состо ние 5 ( фиг. 2 е), происходит опознание состо ни  10000 счетчика 1, начина с второго триггера 2-2, и на выход эпемента 5 через врем , определ ем задержкой сигнала в элементе, по в л етс  единичный сигнал (фиг. 2). По заднему фронту третьего импульс с выхода инвертора 3 (фиг. 2 в) D-триггер 6 переходит в единичное состо ние (фиг. 2 и), так как на его информационном входе присутств ет единичный сигнал с выхода элеме та 5. В результате сигнал на инфор мационном входе дополнительного D-триггера 7 начинает повтор ть вы ходной сигнал триггера 2-1 счетчик 1 (фиг. 2 б и к). Сигнал управлени первого разр да счетчика (фиг. 2 г имеет единичное значение и не оказывает вли ни  на работу дополнительного D-триггера 7. После перехода D-триггера 6 в единичное состо ние через врем , определ емое задержками сигнала в инверторе 8 .и вентиле управлени , с выходов вентилей управлени  при наличии на их входах с шин 10-2,...,10-N единичных сигналов управлени  вы- даютс  сигналы (фиг. 2 л) на установочные входы соответствующих триг геров счетчика. Первый и второй три геры счетчика 1 устанавливаютс  в нулевые состо ни , а последний (шестой) - в единичное состо ние (фиг. 2 б, е и ж). При наличии единичных сигналов управлени  на шине 10-1 (фиг. 2 г) и на выходе D-триггёра 6 (фиг. 2 и) первьй триггер 2-t счетчика 1 устанавливаетс  в нулевое состо ние, так как по заднему фронту импульса входного тактового сигнала дополнительный D-триггер 7 переходит в единичное состо ние, и нулевой сигнал с его инверсного выхода (фиг. 2 д), посту пающий на вход установки в нуль три гера 2-1 счетчика 1, блокирует .переход этого триггера по заднему (JipoHTy импульса входного тактового сигнала, наход щегос  внутри интервала нулевого сигнала с инверсного 1 гхода дополнительного D-триггера 7 (фиг, 2 а и д), в единичное состо ние . При нулевом сигнале управлени  на шине 10-1 триггер 2--1 счет чика 1 устанавливаетс  в единичное состо ние, продолжа  работать в реж ме счета, так как на инверсном выхо дополнительного И-триггера 7 посто04  нно присутствует единичный сигнал, не оказывающий вли ние на работу триггера 2-1 счетчика 1. Минимальный период 1 импульсов входного тактового сигнала (фиг. 2 а) определ ющий быстродействие всего устройства, равен минимальному периоду импульсов сигнала, поступающего на вход синхронизации первого триггера 2-1 счетчика 1 и определ ющего быстродействие автономного триггера, т.е. Тд,ц 2tTp , где t-jp - врем  срабатывани  триггера (врем  перехода из одного состо ни  в другое). Цикл работы триггера 2-1 счетчика 1 осуществл етс  автономно от циклов работы последующих триггеров счетчика 1 и без дополнительных вентилей в цеп х его опознавани  и установки, хот  и согласованно с циклом работы остальных триггеров счетчика 1, и при минимальной нагрузке на его выходах, что позвол ет достичь реального предельного быстродействи  делител  частоты с переменным коэффициентом делени  в целом. Таким образом, при сохранении простой структуры счетчика импульсов, цепей опознавани  и установки за счет введени  одного дополнительного D-триггера и двух инверторов устройство имеет реальное быстродействие, практически равное быстродействию входного (первого) триггера счетчика импульсов, выполненного на триггере разнообразных серий элементов, в т.ч. и самых быстродействующих. Триггеры счетного тракта устройства, начина  с второго, работают на частотах в два и более раз меньших входной частоты, что позвол ет рочти в два раза снизить требовани  к быстродействию ЭТИХ триггеров относительно входного (первого) триггера счетчика импульсов. При этом введение дополнительных логических элементов в схеме совпадени  дл  расширени  числа входов в цепи опознавани  не оказывает вли ни  на быстродействие устройства в целом. В известном делителе быстродействие устройства менее быстродействи  автономного триггера в 1,3 раза и более, а введение дополнительных логических элементов в цеп х установки и опознавани  дл  расшиТрени  логических возможностей и увеличени  нагрузочной способности (например, на выходе D-триггера в це71U8The goal is achieved by the fact that a device containing a pulse counter, control gates, a matching element and a D-flip-flop, whose information input is connected to the output of the matching element, the first input of which is connected to the forward output of the second pulse counter trigger, and the rest - to the inverse outputs of the third and subsequent triggers of the pulse counter, the synchronization input of the first trigger of the pulse counter is connected to the input clock signal bus, the input setting to the second zero and the installation inputs to even The first and subsequent triggers of the pulse counter are connected to the outputs of the corresponding control gates, the first inputs of which are connected to the corresponding control code, an additional 1-trigger and two inverters are added, the synchronization input of the additional p-trigger is connected to the synchronization input of the first pulse counter trigger, the installation input to zero - with the control code bus of the first pulse counter trigger, and the inverse output - with the setup input of the first pulse-pulse trigger zero, the first direct outputs A pulse counter and a D-trigger trigger are connected to the information input of an additional D-trigger, the inverse output of the first TpHrrepia pulse counter is connected to the input of the first inverter, the output of which is connected to the clock inputs of the second pulse counter trigger and D-trigger, the inverse output of which is connected to the input the second inverter, the output of which is connected to the second inputs of the control valves and the output bus, and the input to the setting of the third trigger of the pulse counter is connected to the output of the corresponding valve board FIG. 1 shows a block diagram of the device; in fig. 2 - time diagrams of its operation with the installation code 00 ... 0.1 (the least significant bit on the left) The frequency divider with a variable division factor contains a counter of 1 pulses performed on triggers 2-1, ..., 2-N and the first inverter 3, gates 4-1, ... 4- (N-1 control, coincidence element 5, D-flip-flop 6, additional D-flip-flop 7, second inverter 8, bus 9, input bus clock 10 ..., 10- N control code and output bus 11. liHBepcHbrti trigger output 2-1 via inverter 3 is connected to the synchronization inputs of trigger 2-2 and 6, direct outputs of the trigger 2-2 and the subsequent ones are connected Correspondingly with trigger synchronization inputs 2-3 and sending D information input of D-trigger 6 is connected to the input of element 5, the first input of which is connected to the direct output of trigger 2-2, and the rest to the inverted outputs of subsequent triggers of counter 1, inverse output D -trigger 6 through inverter 8 is connected to bus 11 and to the inputs of gates 4-1., .4- (Nl), the outputs of which are connected to the inputs of the set to zero (for triggers 2-2 and 2-3 of counter 1) and to the inputs set to one (for flip-flops 2-4, 2-5, etc.), direct output 1 - trigger 6 is connected to direct output triggers hera 2-1 counter 1 and with the information input of the additional D-trigger 7, the synchronization input of which is connected to the synchronization input of the trigger 2-1 of the counter 1 and with the bus 9, the input to the zero of the additional D-trigger 7 is connected to the bus 10 -1, and an inverse output with an input of zeroing for trigger 2-1 of counter 1. 044 Inverters 3 and 8 are designed to implement additional outputs, respectively, of the first trigger 2-1 of counter 1 and D-trigger 6, i and ibie, the outputs of which are assembly and integrated to perform the logical function OR (for zero signals) oenii frequency divider with a variable division factor, it is assumed that a single signal corresponds urovyyu high voltage and zero - low regardless of the polarity of the voltage. I The device works as follows. When the input clock signal arrives on bus 9 (Fig. 2a), the counter 1 reads the pulses until its triggers, starting from the second, are set to the 10, ..., 0 state. Up to this point, at the output of element 5 and at the direct output of D-flip-flop 6, there is a zero signal and at the outputs of the control gates - signals that do not affect the operation of counter 1. The output signal of the flip-flop 2-1 (Fig. 2b) which operation tv. , enters the trigger trigger input 2-2 through the time determined by the delay. signal in inverter 3 (4ig. 2c), the control signal of the first (youngest) bit of counter 1 from bus 10-1 (fig. 2g) has a zero level at the first moments of time, as a result 7, a single signal is present (FIG. 2 d) regardless of the signal at the information input of this trigger. On the trailing edge of the first pulse from the output of the inverter 3 (Fig. 2c), the second and subsequent triggers of the counter 1, which are in one state, begin successively one after another to go to zero state. The last, sixth trigger 2-N of the counter 1 enters the zero state after a time equal to the time delays (N-2) t-, p of the autonomous trigger relative to the falling edge of the output signal of the second trigger 2-2 (Fig. 2e and g) . All the triggers have equal time delays (Fig. 2). On the falling edge of the second pulse from the output of the inverter 3 (Fig. 2c). The second trigger 2-2 goes back to the unit state 5 (Fig. 2e), the state is recognized Neither 10,000 of the counter 1, starting with the second trigger 2-2, and at the output of epement 5 after a time, we determine the signal delay in the element, a single signal is detected (Fig. 2). On the falling edge of the third pulse from the output of the inverter 3 (Fig. 2c), the D-flip-flop 6 goes into one state (Fig. 2 and), since at its information input there is a single signal from the output of element 5. As a result, the signal At the information input of the additional D-flip-flop 7, the output signal of the flip-flop 2-1 begins to repeat the counter 1 (Fig. 2 b and k). The control signal of the first bit of the counter (Fig. 2g has a single value and does not affect the operation of the additional D-flip-flop 7. After the D-flip-flop 6 goes to one state through the time determined by the signal delays in the inverter 8. And the gate control signals, from the outputs of the control gates, when there are single control signals at their inputs from tires 10-2, ..., 10-N, signals are given (Fig. 2 l) to the installation inputs of the corresponding counter triggers. counter 1 is set to zero conditions, and the last (above that) - to a single state (Fig. 2b, e, and g). If there are single control signals on the bus 10-1 (Fig. 2 g) and at the output of the D-flip-flop 6 (Fig. 2 and), the first trigger 2 The -t counter 1 is set to the zero state, since, on the falling edge of the input clock pulse, the additional D-flip-flop 7 goes into one state, and the zero signal from its inverse output (Fig. 2e), arriving at the installation input zero three hera 2-1 counter 1, blocks .the transition of this trigger on the rear (JipoHTy impulse input clock signal inside the engine zero signal with inverse ervala 1 ghoda additional D-flip-flop 7 (Fig 2 a and d), in a single state. With a zero control signal on bus 10-1, trigger 2--1 of counter 1 is set to one, continuing to operate in the counting mode, since a single signal that does not affect the inverse output of the additional I-trigger 7 is constantly to the trigger 2-1 operation of the counter 1. The minimum period of 1 pulses of the input clock signal (Fig. 2 a) determines the speed of the entire device, is equal to the minimum period of the pulses of the signal received at the synchronization input of the first trigger 2-1 of the counter 1 and determines quickly The action trigger autonomous, ie Td, t 2tTp, where t-jp is the trigger response time (transition time from one state to another). The trigger 2-1 operation cycle of counter 1 is performed autonomously from the operation cycles of subsequent triggers of counter 1 and without additional gates in its identification and installation circuits, although consistent with the operation cycle of the remaining triggers of counter 1, and with minimal load on its outputs, allows you to achieve a real maximum speed of the frequency divider with a variable division factor as a whole. Thus, while maintaining the simple structure of the pulse counter, identification circuits and installation by introducing one additional D-trigger and two inverters, the device has a real speed almost equal to the speed of the input (first) trigger of the pulse counter made on the trigger of various series of elements, in t . h. and the fastest. The triggering triggers of the device, starting with the second one, operate at frequencies two or more times lower than the input frequency, which makes it possible to halve the performance requirements of THIS triggers relative to the input (first) trigger of the pulse counter. Moreover, the introduction of additional logic elements in the coincidence circuit for expanding the number of inputs in the identification circuit does not affect the performance of the device as a whole. In the known divider, the speed of the device is less than the speed of an autonomous trigger by 1.3 times or more, and the introduction of additional logic elements in the installation and identification circuits to enhance the logic capabilities and increase the load capacity (for example, at the output of the D-trigger in 71U8

ПИ опознавани ).снижают его еще более значительно. Так, при быстродействии первого триггера счетчика им-, пульсов в 200 МГц быстродействие известного устройства составл ет 5 140 МГц и менее, в то врем  как быстродействие пред11 гаемого делител  частоты с переменным коэффициентом делени  остаетс  практически равным 200 МГц. Диапазон коэффициентов делени - Ю составл ет 4-2(2 +1 )-И ,где п - число триггеров счетного тракта устройства.PI recognition). Reduce it even more significantly. Thus, with the speed of the first trigger of the counter of pulses at 200 MHz, the speed of the known device is 5,140 MHz or less, while the speed of the proposed frequency divider with a variable division factor remains almost equal to 200 MHz. The range of division factors — Yu is 4-2 (2 +1) -I, where n is the number of triggers of the device’s counting path.

$048$ 048

Делитель частоты с переменным коэффициентом делени  отличаетс  от известных серийно выпускаекых делите лей частоты 46-63 и Ф5093 более простой структурой и более высоким быстродействием . Диапазон входных частот прибора 46-63 составл ет 5 МГц, а прибора Ф5093 - 10 МГц. При применении быстродействугацих элементов (например , серии к 100) устройство позвол ет работать на частотах до 200 МГц.The frequency divider with a variable division factor differs from the well-known commercially available frequency dividers 46-63 and F5093 in a simpler structure and higher speed. The input frequency range of instrument 46-63 is 5 MHz, and that of instrument F5093 is 10 MHz. When using fast-acting elements (for example, a series to 100), the device allows operation at frequencies up to 200 MHz.

Claims (1)

ДЕЛИТЕЛЬ ЧАСТОТЫ С ПЕРЕМЕННЫМ КОЭФФИЦИЕНТОМ ДЕЛЕНИЯ, содержащий счетчик импульсов, вентили управления, элемент совпадения и D-триггер, информационный вход которого соединен с выходом элемента совпадения , первый вход которого подключен к прямому выходу второго триггера счетчика импульсов, а остальные - к инверсным выходам третьего и последующих триггеров счетчика импульсов, вход синхронизации первого триггера счетчика импульсов подключен к шине входного тактового сигнала, вход установки в нуль второго и входы установки в единицу четвертого и последующих триггеров счетчика импульсов соединены с выходами соответствующих • вентилей управления, первые входы которых соединены с соответствующими шинами кода управления, отличающийся тем, что, с целью повьапения быстродействия, в него введены дополнительный D-триггер и два инвертора, причем вход синхронизаций дополнительного D-триггера соединен с входом синхронизации первого триггера счетчика импульсов, вход установки в нуль г с шиной кода управления первого триггера счетчика импульсов, а инверсный выход - с входом установки в нуль первого триг гера счетчика импульсов, прямее вы ходы первого триггера счетчика импульсов и D-триггера подключены к инфор мационному входу дополнительного D-триггера, инверсный выход первого триггера счетчика импульсов соединен с входом первого инвертора, выход которого подключен к входам синхронизации второго триггера счетчика импульсов и D-триггера, инверсный выход которого соединен с входом второго инвертора, выход которого подключен к вторым входам вентилей управления и выходной шине, а вход установки в нуль третьего триггера счетчика импульсов соединен с выходом соответствующего вентиля управления .A FREQUENCY DIVIDER WITH A VARIABLE DIVISION FACTOR, comprising a pulse counter, control valves, a coincidence element and a D-trigger, the information input of which is connected to the output of the coincidence element, the first input of which is connected to the direct output of the second trigger of the pulse counter, and the rest to the inverse outputs of the third and subsequent triggers of the pulse counter, the synchronization input of the first trigger of the pulse counter is connected to the bus of the input clock signal, the input is set to zero of the second and the inputs of the installation are in unit four the second and subsequent triggers of the pulse counter are connected to the outputs of the corresponding • control valves, the first inputs of which are connected to the corresponding buses of the control code, characterized in that, in order to increase the speed, an additional D-trigger and two inverters are introduced into it, and the synchronization input of an additional D -trigger is connected to the synchronization input of the first trigger of the pulse counter, the input is set to zero with the control code bus of the first trigger of the pulse counter, and the inverse output is connected to the input zero the first trigger of the pulse counter, the outputs of the first trigger of the pulse counter and the D-trigger are connected to the information input of the additional D-trigger, the inverse output of the first trigger of the pulse counter is connected to the input of the first inverter, the output of which is connected to the synchronization inputs of the second trigger a pulse counter and a D-flip-flop, the inverse output of which is connected to the input of the second inverter, the output of which is connected to the second inputs of the control valves and the output bus, and the input to the zero of the third trigger The pulse counter hera is connected to the output of the corresponding control valve. 1081804 '1081804 '