SU1080135A1 - Computing device - Google Patents

Abstract

ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, ;содержащее регистры первого и второ|го операндов,первый,второй и третий .блоки пам ти,преобразователь пр мого кода в дополнительный, сумматор, регистр результата, причем разр дные выходы регистра первого операнда .соединены с адресными входами первого блока пам ти, разр дные выходы ;регистра второго операнда соединены с адресными входами второго блока пам ти,.управл ющий вход преобразовател  пр мого кода в дополнительный соединен с входом задани  режима :умножени  елиделени  устройства, iразр дные выходы сумматора соединены с адресными входами третьего блока пам ти, информационные выходы которого соединены о разр дными входами регистра результата о т ч а ющ е е с   тем, что, с целью расширени  класса решаемых задач за . счет получени  возможности, помимо выполнени  операций умножени  и делени , выполнени  операций возведени  в степень-и извлечение корн , в него дополнительно введены два сдвигател , группа элементов И, причем вход показател  степени первого операнда устройства соединен с управл ющим входом первого сдвигател , информационные входы которого соединены с информационными выходами ;первого блока пам ти,.разр дные выходы первого сдвигател  соединены с входами первого слагаемого сукматора , вход ,показател  степени втос рого операнда устройства соединен с управл ющим входом второго сдвигател , информационные входы которого соединены с информационными выходами второго блока пам ти,разр дные выхо ды второго сдвигател  соединены с разр дными входами преобразовател  2 пр мого кода в дополнительный, вход управлени  возведением в степень устройства соединен с первыми входами элементов И группы, вторые входы которых соединены соответственно с раар дньа с выходами преобразова00 тел  пр мого кода в дополнительный, выходы элементов И группы соединены соответственно с разр дными входами второго слагаемого сумматора, со елCOMPUTATIONAL DEVICE,; containing the registers of the first and second operands, the first, second and third memory blocks, a direct code to additional converter, an adder, a result register, the bit outputs of the first operand register being connected to the address inputs of the first memory block ti, bit outputs; the register of the second operand is connected to the address inputs of the second memory block; the control input of the direct-to-additional converter is connected to the input of the mode setting: multiplication of the device, discrete the outputs of the adder are connected to the address inputs of the third memory block, the information outputs of which are connected to the bit inputs of the register of the result memory with the aim of expanding the class of solved problems with. In addition to performing multiplication and dividing, performing exponentiation and extracting operations, it additionally introduces two shifters, a group of elements AND, the input of the exponent of the first operand of the device connected to the control input of the first shifter, whose information inputs connected to the information outputs; the first block of memory; the discharge outputs of the first shifter connected to the inputs of the first term of the succator; the input, the exponent in the operand and the device is connected to the control input of the second shifter, the information inputs of which are connected to the information outputs of the second memory block, the bit outputs of the second shifter are connected to the bit inputs of the direct code to additional converter 2, the device controlling the power to the power of the device is connected to the first the inputs of the elements of the AND group, the second inputs of which are connected respectively to the parallel with the outputs of the transformed direct-to-additional code bodies, the outputs of the elements of the AND of the group are connected respectively enno with discharge dnymi second summand input of the adder, with ate

Description

Изобретение относитс  к вычислительной технике и может быть исполь зовано дл  ускоренного выполнени  операций умножени , делени , возве дени  в степень и извлечени  корн  в быстродействующих специализированных и универсальных машинах-. Известно матричное устройство д возведени  в квадрат, извлечени  квадратного корн  и умножени , содержащее две вычислительные матриц группу коммутаторов записи и считы вани  сумматоры результата и промежуточных результатов 1J. Недостатком данного устройства  вл етс  сложность его реализации, так как это устройство использует матричный принцип вычислени . С ро том разр дности операндов объем аппаратурных затрат существенно возрастает. Известно умножительное устройст во, позвол ющее выполн ть операции умножени  и делени  и содержащее регистры первого и второго операндо регистр результата, блоки пам ти, сумматоры и комГЛутаторы, причем старшей и глладшей частей регистра первого операнда соединены со входом соответственно первого и второго блоков пам ти, выходы старшей и младшей частей регистра второго операнда соединены со входами соответственно третьего и четвертого блоков пам ти, входы первого сумматора соединены с выходами первого и второго коммутаторов, а выход - со- входом регистра результата входы второго сумматора подключены к выходам третьего и четвертого коммутаторов, выходы первого блока пам ти соединены с первыми входами первого и третьего коммутаторов, выход второго блока пам ти соединен со вторым входом четвертого коммутатора , выход четвертого блока пам  ти соединен со вторым входом четвертого коммутатораi Устройство, кроме того, содержит три блока пам  ти, -буферные, регистры, сдвигатели, преобразователи пр мого кода в дополнительный многоразр дный ключ и блок -переключени  режимов, причем выход первого сумматора соединен со входом п того блока пам ти, выход которого подключен ко входу первого сдвигател , выход которого соединен с первым входом второго коммутатора выход первого сумматора соединен со входом второго сдвигател , выход которого подключен ко входу первого буферного регистра, выход младшей части которого соединен со входом шестого блока пам ти,- выход которог подключен ко второму входу второго коммутатора, выход второго сумматора соединен со входом второго буфер ного регистра, выход которого соединен со входом седьмого блока пам ти , выход которого подключен ко вхоДУ третьего сдвигател , выход которого подключен ко входу третьего буферного регистра, выход которого соединен со входом первого преобразовател  пр мого кода в дополнительный , выход которого подключен ко второму входу третьего коммутатора , выход второго сумматора соединен со входом четвертого буферного регистра, выход которого соединен с третьим Входом четвертого коммутатора , выход третьего сдвигател  соединен со входом четвертого буферного регистра, выход п того блока пам ти соединен со входом п того буферного регистра, выход которого подключен ко второму входу первого коммутатора, выход третьего блока пам ти соединен со входом второго преобразовател  пр мого кода в до- / полнительный выход которого подключен; к третьему входу второго коммутатора, третьему входу третьего коммутатора, и с информационным входом многоразр дного ключа, выход которого соединен с четвертым входом третьего коммутатора, выходы старшей и младшей частей буферного регистра соединены с третьим и четвертым входами первого коммутатора, выход второго буферного регистра соединен с четвертым входом второго коммутатора , управл ющие входы преобразователей пр мого кода в дополнительный и многоразр дного ключа подключены к выходу блока переключени  режимов С 2 . I Недостатком такого устройства  вл етс  невозможность выполнени  операций возведени  в степень и извлечени  корн .; Цель изобретени  - расширение класса задач за счет получени  возможности , помимо выполнени  операций умножени  и делени , выполнени  операции возведени  в степень и изт влечени  корн . Поставленна  цель достигаетс  тем, что вычислительное устройство, содержащее регистры первого и второго операндов, три блока пам ти, преобразователь пр мого кода в дополнительный , сумматор, регистр результата, причем разр дные выходы регистра первого операнда соединены с адресными входами первого блока пам ти, разр дные выходы регистра второго операнда соединены с адресными входами второго блока пам ти, управл ющий вход преобразовател  пр мого кода в дополнительный соединен с входом задани  режима умножени  или делени  устройства , разр дные выходы сумматора соединены с адресными входами третьегоThe invention relates to computing and can be used to accelerate the operations of multiplying, dividing, raising to a power and extracting the root in high-speed specialized and universal machines. A matrix device for squaring, square-root and multiplication is known, which contains a group of recording switches and two totalizers of the result and intermediate results 1J for two computational matrices. The disadvantage of this device is the complexity of its implementation, since this device uses the matrix principle of calculation. With increasing operand size, the amount of hardware costs increases significantly. A multiplying device is known that allows multiplication and division operations and contains registers of the first and second operand result registers, memory blocks, adders and commutators, with the high and low portions of the first operand register connected to the input of the first and second memory blocks, respectively the high and low outputs of the second operand register are connected to the inputs of the third and fourth memory blocks, respectively, the inputs of the first adder are connected to the outputs of the first and second switches, and you move - with the result register input, the inputs of the second adder are connected to the outputs of the third and fourth switches, the outputs of the first memory block are connected to the first inputs of the first and third switches, the output of the second memory block is connected to the second input of the fourth switch, the output of the fourth memory block is connected with the second input of the fourth switch; i. The device also contains three memory blocks, buffer, registers, shifters, direct code converters into an additional multi-bit key, and a switch block imov, the output of the first adder is connected to the input of the fifth memory block, the output of which is connected to the input of the first shifter, the output of which is connected to the first input of the second switch, the output of the first adder is connected to the input of the second shifter, whose output is connected to the input of the first buffer register, output the lower part of which is connected to the input of the sixth memory block, the output of which is connected to the second input of the second switch, the output of the second adder is connected to the input of the second buffer register, the output of which is inna with the input of the seventh memory block, the output of which is connected to the input of the third shifter, the output of which is connected to the input of the third buffer register, the output of which is connected to the input of the first direct-to-additional converter, the output of which is connected to the second input of the third switch, the output of the second adder connected to the input of the fourth buffer register, the output of which is connected to the third input of the fourth switch, the output of the third shifter is connected to the input of the fourth buffer register, output n of the memory block connected to the input of a fifth buffer register whose output is connected to the second input of the first switch, the third memory unit output is connected to the input of the second direct converter code in pre- / output is additionally connected; to the third input of the second switch, the third input of the third switch, and the information input of the multi-bit key, the output of which is connected to the fourth input of the third switch, the outputs of the upper and lower parts of the buffer register are connected to the third and fourth inputs of the first switch, the output of the second buffer register is connected to the fourth input of the second switch, the control inputs of the direct code to auxiliary converters and the multidisk switch are connected to the output of the mode switch C 2. I The disadvantage of such a device is the impossibility of performing the operations of exponentiation and root extraction; The purpose of the invention is to expand the class of tasks by obtaining the possibility, in addition to performing multiplication and division operations, performing an exponentiation operation and extracting the root. The goal is achieved by the fact that a computing device containing registers of the first and second operands, three memory blocks, a direct code to additional converter, an adder, a result register, the bit outputs of the first operand register are connected to the address inputs of the first memory block, the secondary outputs of the register of the second operand are connected to the address inputs of the second memory block; the control input of the direct code to additional converter is connected to the input of the multiplication or division mode setting device WA, the discharge outputs of the adder are connected to the address inputs of the third

блока пам ти, информационные выходы которого соединены с разр дными входами регистра результата, дополнительно содержит два сдвигател , группу элементов И, причем вход показател  степени первого операнда устройства соединен с управл ющим входом первого сдвигател , информационные входы которого соединены с информационными входами первого  блока пам ти, разр дные выходы первого сдвигател  соединень с входами первого слагаемого сумматора, вход .показател  степени звторого операнда устройства;, соединен с управл ющим входом второго сдвигател , информационные входы которого соединены с информационными выходами второго блока пам ти, разр дные выходы вто рого сдвигател  соединены с разр дными входами преобразовател  пр мого кода в дополнительный, вход управлени  возведением в степень устройства соединен ; с первыми вход ми элементов И группы, вторые входы которых соединены соответственно с разр дными выходами преобразовател  пр мого кода в дополнительный, выходы элементов И группы соединены ;соответственно с разр дными входами ;второго слагаемого сумматбра.the memory block whose information outputs are connected to the bit inputs of the result register, additionally contains two shifters, a group of elements I, the input of the exponent of the first operand of the device connected to the control input of the first shifter, the information inputs of which are connected to the information inputs of the first memory block , the bit outputs of the first shifter are connected to the inputs of the first term of the adder, the input indicator of the degree of the second operand of the device; is connected to the control input of the second a shifter whose information inputs are connected to the information outputs of the second memory block, the bit outputs of the second shifter are connected to the bit inputs of the direct code to additional converter, the device for controlling the degree to the device is connected; with the first inputs of elements AND of a group, the second inputs of which are connected respectively to the bit outputs of the direct code to additional converter, the outputs of the elements AND of a group are connected; respectively, to the bit inputs of the second term summatr.

.Вычислени  в множительном устройстве производ точ на основе соотно;шени  ( ,4 иначе можно.Calculations in the multiplier device are derived on the basis of the ratio;

- ; - Л J J I -; - L J J I

записатьwrite down

.,,У. ,, ,,

(г)(g)

где f + 1, 2 0,1, что эквивалентно выражению (ij при Е f i 1г Откуда следует, что при f 1 производитс  умножение, а при 5 - 1 деление y2«. в частности, where f + 1, 2 is 0.1, which is equivalent to the expression (ij at E f i 1g From which it follows that multiplication is performed at f 1, and division at y 5 is 1 ". In particular,

00

. / 1 е 0. / 1 e 0

производитс , соответственно, умножение (f ; и деление ( -Д) X на, у. При f О и О произво,5 дйтс  возведение х в степень 2 а при 1 О извлечение из х корн  степени .multiplication is made (f; and division (-D) X by, y. At f 0 and O is pro, 5 days, x is raised to a power of 2, and at 1 O, extraction is made from x root of a power.

Сделав подстановку в выражение ч 2) X « у V, получимMaking a substitution in the expression h 2) X "at V, we get

00

m Eog- Vm Eog- V

илиor

rn.rn.

2525

где m 2. + . 2.where m 2. +. 2

Таким образом, возведение в степень m производитс  путем подачи на оба Thus, exponentiation m is performed by submitting to both

30 входа устройства операнда V и под|бора сОоз ветствующих значений 1с , Л, f , в таблице приведены значени  1( , е , Б дл  некоторых значений .т . На чертеже представлена структур на  схема множительного устЕ$Ьйства. Устройство содержит регистр 1 первого и регистр 2 второго операндов , причем выход регистра 1 соединен со входом блока пам ти 3, а выход регистра 2 соединен со входом блока 4 пам ти, сдвигатели 5 и б, причем выход блока 3 соединен с информационным входом сдвигател  5, а выход блока 4 соединен с информационным входом сдвигател  б, преобразователь пр мого кода в дополнительный 7, вход управлени  возведением в степень 8 вход задани  режима умножени  или делени  9, вход показател  степени первого и второго операндов 10 и 11 соответственно группу элементов И 12 f сумматор 13, блок пам ти 14 и регистр результата 15. В предлагаемом устройстве первый операнд хранитс  в регистре 1, второй - в регистре 2. Дл  хранени  таблиц значений 2 используютс , соответственно, блоки 3 и 4 пам ти, блок 14 .пам ти используетс  дл  табличных преобразований потенцировани  Со z - 2 . Сдвигатель 5 используетс  дл  сдвига кода . зависимости от управл ющего кода k , влево на k разр дов при k7f О ИЛИ вправо на(| разр дов при k 0. Сдвигатель б используетс  дл  сдвига кода о зависимости от управл ющего кода , влево на разр дов при в 7/0 или вправо на (i) разр дов при 0. Преобразователь . в дополнительный код 7, в зависимоети от управл ющего кода - либо преобразует код, поступающий с выхо.да сдвигател  б, в дополнительный при - 1, либо передает код с выхода сдвигател  б на информационный вход блока 12 без изменений при 1. Блок элементов И 12 в зависи мости от управл ющего кода 2 либо подает нулевой код на второй вхоД сумматора 13 при 2 Р/ либо передает без изменени  код с выхода преобразовател  7 на второй вхрД сумматора 13 при 2 Вычислени  в устройстве производ тс  в один такт следующим образе В режиме умножени  первый операнд X с регистра 1 поступает на вход блока 3,,где производитс  логарифмирование , и код числа X поступает на вход сдвигател  5, второй операнд у с регистра 2 поступает на вход блока 4, где произ водитс  логарифмирование , и код числа У поступает на вход сдвигател  б. На сдвигателе 5 производитс  сдвиг влево на Я разр дов кода во х при подаче на управл ющий вход сдвига-, тел  5 кода О или вправо на (4cf разр дов прц подаче на управл ющий вход сдвигател  5 кода k О, Таким образом, с выхода сдвигател  5 на первцй вход сумматора 13 поступает код 2 Ко(2 - На сдвигателе б производитс  сдвиг влево на Р разр дов кода оЯГ-2 У Р подаче на управл ющий вход сдвигател  б кода 6 / О или вправо на (I} разр дов при подаче на управл ющий вход сдвигател  б кода 0. Таким образом,с выхода сдвигател  б на вход преобразовател  7 подаетс  код 2 foo-- у. На управл ющий вход преобразовател  7 подаетс  код -, 1, а на управ ющий вход блока 12 код 1, поэтому преобразователь 7 и блок 12 со своего входа на выход передают код без изменени . Таким образом, на второй вход сумматора 13 подаетс  код 2 S 2 У выходе сумма- ора 13 образуетс  сумма 2 о х+ 2 У котора  поступает на , вход блока пам ти 14, где произвоитс  потенцирование. Таким образом , в конце такта в регистр резульата 15 заноситс  величина f/fo v. 2 2 -S В режиме делени  устройство рабо тает аналогично, но на управл ющий вход преобразовател  7 поступает , код , -1, а на управл ющий вход блока элементов И 12 - код f д .следовательно, в преобразователе 7 осуществл етс  преобразование кода у в дополнительный код, которы проходит без изменени  через блок элементов Н 12   поступает на второй вход сумматора 13, на выходе которого образуетс  разность , X - 2€о у. После потеь потенцировани  в блоке 14 в регистр результата 15 заноситс  величина В режиме извлечени  корн  работа устройства аналогична работе в режиме умножени f но операнд хранитс  в регистре 1, на управл ющий вход блока 12 поступает код О, на управл ющий вход сдвигател  5 поступает код .. После потенцировани  в блоке 14 в регистр 15 заноситс  величина илиThe 30 inputs of the device of the operand V and the selection of the matching values 1c, L, f, the table shows the values 1 (, e, B for some values. Ton. The drawing shows the structures in the diagram of the multiplying system. The device contains the register 1 of the first and register 2 of the second operands, the output of register 1 being connected to the input of memory 3, and the output of register 2 being connected to the input of memory 4, shifters 5 and b, the output of block 3 being connected to the information input of shifter 5, and the output of 4 connected to the information input shifter b, transform Direct code to the additional 7, control input to the power of 8, the input of setting the multiply or divide mode 9, the input of the exponent of the first and second operands 10 and 11, respectively, the group of elements And 12 f the adder 13, the memory block 14 and the result register 15. In the proposed device, the first operand is stored in register 1, the second in register 2. For storing tables of values 2, blocks 3 and 4 of memory, respectively, are used, block 14 is used for tabular transformations of the Co z-2 potentiation. Shifter 5 is used to shift the code. depending on the control code k, to the left by k bits when k7f О OR to the right by (| bits at k 0. Shifter b is used to shift the code about the dependence on the control code, to the left by bits at 7/0 or right on (i) bits at 0. Converting the additional code 7, depending on the control code, either converts the code coming from the output of the shifter b, to the additional code at - 1, or transmits the code from the output of the shifter b to information the input of block 12 is unchanged at 1. The block of elements And 12, depending on control code 2 or It sends the zero code to the second input of the adder 13 at 2 P / or transmits without changing the code from the output of the converter 7 to the second IDCD of the adder 13 at 2 Calculations in the device are performed in one cycle as follows In the multiplication mode, the first operand X from register 1 is fed to the input block 3, where logarithmization is performed, and the code of number X is fed to the input of the shifter 5, the second operand y from register 2 is fed to the input of block 4, where logarithmization is performed, and the code of the number Y is fed to the input of the shifter b. On the shifter 5, a shift is made to the left by I of the code bits in x when the shift input is fed to the control input, phone 5 is of the code O or to the right by (4cf bits of the prts feed to the control input of the slide 5 of the code k O, Thus, from the output the shifter 5 to the first input of the adder 13 receives the code 2 Ko (2 - On the shifter b, shift leftward by the P bits of the code of SSNG-2 U P feed to the control input of the shift of the code 6 / O or right to (I} bits when supply to the control input of the shifter b of code 0. Thus, from the output of the shifter b to the input of the converter 7 is supplied to d 2 foo-- Y. A code -, 1 is sent to the control input of the converter 7, and code 1 to the control input of block 12, therefore the converter 7 and block 12 transmit the code from its input to the output without changing it. the input of the adder 13 is supplied with the code 2 S 2 At the output of the sum of the aperture 13, a sum of 2 о x + 2 U is formed, which is fed to the input of the memory 14, where the potentiation is performed. Thus, at the end of the clock, the value f / fo v. 2 2 -S In the division mode, the device works similarly, but the control input of the converter 7 receives the code, -1, and the control input of the block of elements And 12 receives the code f, therefore, the converter 7 performs the conversion the additional code that passes unchanged through the block of elements H 12 is fed to the second input of the adder 13, at the output of which a difference is formed, X - 2 € o. After the potentiation sweat in block 14, the result register 15 records the value In the root extraction mode, the operation of the device is similar to the multiplication mode f, but the operand is stored in register 1, the control input of the unit 12 receives the code O, the control input of the shifter 5 receives the code. After potentiating in block 14, the value 15 is entered into register 15

г 7х .g 7x.

в режиме возведени  в степень работа устройства аналогична работе в режиме умножени  но операнд хранитс  в обоих регистрах 1 и 2,.величина k , t , f f., f ВЫбирак1 .тс  из таблицы дл  требуемого знаЦени  показател  степени w. После потенцировани  в блоке 14 в регистр 15 заноситс  величинаin the exponential mode, the operation of the device is similar to the operation in multiplication mode but the operand is stored in both registers 1 and 2. The value of k, t, f f., f is selected from the table for the required value of the exponent w. After potentiation in block 14, the value 15 is entered into register 15

mm

Таким образом, предлагаемое устройство обладает расширенными функциональными возможност ми по сравнению с прототипом.Thus, the proposed device has enhanced functionality compared with the prototype.

Введение двух сдвигателей, блока элементов И и соответствующих св зей между блоками позвол ет осуществить вычислени  по формуле (1|, что существенно расшир ет функционашьные возможности множительногоThe introduction of two shifters, a block of elements And and the corresponding connections between the blocks allows to carry out calculations by the formula (1 |, which significantly expands the functionality of the multiplier

I устройства по сравнению с прототипом .I device compared to the prototype.

1212

10 1110 11

О-1O-1

J VJ v

Claims (1)

ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, (содержащее регистры первого и второго операндов,первый,второй и третий (блоки памяти,преобразователь прямого кода в дополнительный, сумматор, регистр результата, причем разрядные выходы регистра первого операнда соединены с адресными входами первого блока памяти, разрядные выходы регистра второго операнда соединены с адресными входами второго блока памяти,.управляющий вход преобразователя прямого кода в дополнительный соединен с входом задания режима умножения или'деления устройства, (разрядные выходы сумматора соединены с адресными входами третьего блока •памяти, информационные выходы которого соединены с разрядными' входами регистра результата» о т ли чающееся тем, что, с целью расширения класса' решаемых задач за . счет получения возможности, помимо ' выполнения операций умножения и деления, выполнения операций возведения в степень и извлечение корня, в него дополнительно введены два сдвигателя, группа элементов И, причем вход показателя степени первого операнда устройства соединен с управляющим входом первого сдвигателя, информационные входы которого соединены с информационными выходами первого блока памяти,.разрядные выходы первого сдвигателя соединены с входами первого слагаемого сумматора, вход показателя степени второго операнда устройства соединен с g управляющим входом второго сдвигателя, информационные входы которого соединены с информационными выходами второго блока памяти,разрядные выходы второго сдвигателя соединены с разрядными входами преобразователя прямого кода в дополнительный, вход управления возведением в степень устройства соединен с первыми входами элемёнтов И группы, вторые входы которых соединены соответственно jc- разрядными выходами преобразователя прямого кода в дополнительный, выходы элементов И группы соединены соответственно с разрядными входами второго слагаемого сумматора, · [1J . устройства реализации, используетCOMPUTER DEVICE, (containing the registers of the first and second operands, the first, second and third (memory blocks, a direct code to additional converter, adder, result register, moreover, the bit outputs of the register of the first operand are connected to the address inputs of the first memory block, bit outputs of the register of the second operand connected to the address inputs of the second memory block, the control input of the direct code converter into an additional one is connected to the input of the job of the multiplication mode or division of the device, (bit outputs the matrices are connected to the address inputs of the third block of memory, the information outputs of which are connected to the bit “inputs of the result register”, which means that, in order to expand the class of “tasks to be solved, due to the possibility, in addition to performing the operations of multiplication and division, performing operations of raising to a power and extracting a root, two shifters are additionally introduced into it, a group of AND elements, and the input of the exponent of the first operand of the device is connected to the control input of the first shifter, information whose inputs are connected to the information outputs of the first memory unit, the bit outputs of the first shifter are connected to the inputs of the first adder term, the exponent of the second operand of the device is connected to the g control input of the second shifter, the information inputs of which are connected to the information outputs of the second memory unit, bit outputs the second shifter is connected to the discharge inputs of the direct code converter into an additional, the input of raising the power of the device is connected to And bubbled inputs elemontov group, the second inputs of which are respectively connected to bit jc- direct code converter output into an additional, elements and outputs connected respectively with the group bit inputs of the second adder addend, · [1J. implementation devices, uses С рос-With the growth