SU1070608A1 - Redundant storage - Google Patents

Abstract

1. РЕЗЕРВИРОВ/5НИОЕ ЗАПОМИНАЮЩЕЕ УСТРОПСТВО, содержащее регистр адреса, выходы которого подключены к адресным входам первого и второго основных и резервного блоков пам ти , первый и второй сумматоры, первые входьт которых подключены к выходам основных блоков пам ти ,первые и вторые группы элементов И ,выxoд J которых  вл ютс  информационными выходами устройства, отличающеес  тем, что, с целью повышени  надежности устройства , в него введены треть , четверта  и п та  группы элементов И, третий и четвертый сумматоры, регистры числа, дешифратор ошибки и блок местного управлени , один из выходов которого  вл етс  управл ющим выходом устройства , а другие выходы подключены к первым входам элементов И первой и второй групп, к управл ющим входам блоков пам ти и к установочным входам регистров числа, одни из входов блока местного управлени   вл ютс  управл ющими входами устройства, а другой вход подключен к выходу дешифратора ошибки, вход которого подключен соответственно к первьтм входам элементов И третьей, четвертой и п той групп и к выходу четвертого сумматора, входы которого подключены соответственно х вторым входам элементов И первой группы и пр мому выходу первого регистра числа, к пр мому выходу третьего регистра числа. к вторым входам элементов И второй группы и пр мому выходу второго регистра числа, инверсные выходы регистров числа подключены к информационным входам соответствукхдих блоков пам ти, первому входу третьего сумматора и вторым входсич1 первого и второго сумматоров, а счетные входы регистров числа соединены с выходами элементов И третьей, четвертой и п той групп, вторые входы которых подключены к выходам соответствующих сумматоров, второй вход третьего сумматора подключен к выходу резервного блока пам ти. 2. Устройство по п. 1, отличающеес  тем, что, блок местного управлени  содержит регистры (Л Ь вига, элементы И, элементы ИЛИ, RS -триггер, элемент задержки, элемент НЕ и дешифратор команд, входы которого подключены соответственно к первым входам первого и второго элементов И, к одному из входов RS -триггера, выходу последнего разр да первого и информационному входу второго регистров сдвига, к выходу второго разр да второгорегистра сдвига , к тактовым входам первого, второго и информационному входу третьего регистров сдвига и выходу первого элемента ИЛИ, первый вход которого соединен с информационным входом первого регистра и другим входом RS-триг гера, а второй вход - с выходом второго разр да третьего регистра сдвига , выход первого разр да которого подключен к второму входу второго элемента и, а установочный и тактовый входы - соответственно к выходу элемента НЕ и установочным входам первого и второго регистров сдвига, к первому входу третьего и третьему входу второго элементов И соответственно , причем четвертый вхЬд второго элемента И подключен к инверсному выходу триггера, а выход - к первому1. RESERVES / 5NIO-STORAGE DEVICE containing the address register, the outputs of which are connected to the address inputs of the first and second main and backup memory blocks, the first and second adders, the first inputs of which are connected to the outputs of the main memory blocks, the first and second groups of I elements The output J of which are informational outputs of the device, characterized in that, in order to increase the reliability of the device, the third, fourth and fifth groups of elements I, the third and fourth adders, number registers, des The error generator and the local control unit, one of the outputs of which is the control output of the device, and the other outputs are connected to the first inputs of the AND elements of the first and second groups, to the control inputs of the memory blocks and to the setup inputs of the number registers; one of the inputs of the block local control are the control inputs of the device, and the other input is connected to the output of the error decoder, the input of which is connected respectively to the first inputs of the elements of the third, fourth and fifth groups and to the output of the fourth adder, the moves of which are connected, respectively, to the second inputs of the AND elements of the first group and the direct output of the first register of the number, to the direct output of the third register of the number. the second inputs of the second group elements and the direct output of the second number register, the inverse outputs of the number registers are connected to the information inputs of the corresponding memory blocks, the first input of the third adder and the second inputs of the first and second adders, and the counting inputs of the number registers are connected to the outputs of the AND elements the third, fourth and fifth groups, the second inputs of which are connected to the outputs of the corresponding adders, the second input of the third adder is connected to the output of the backup memory block. 2. The device according to claim 1, characterized in that the local control unit contains registers (L VIG, AND elements, OR elements, RS trigger, delay element, NOT element and command decoder, the inputs of which are connected respectively to the first inputs of the first and the second element And, to one of the RS-Trigger inputs, the output of the last bit of the first and the information input of the second shift register, to the output of the second bit of the second register of the shift, to the clock inputs of the first, second and information input of the third shift register and the output of the first of the OR element, the first input of which is connected to the information input of the first register and another input of the RS-flip-flop, and the second input - with the output of the second discharge of the third shift register, the output of the first discharge of which is connected to the second input of the second element and, and the setup and clock inputs, respectively, to the output of the element NOT and to the installation inputs of the first and second shift registers, to the first input of the third and third inputs of the second element AND, respectively, with the fourth input of the second element AND connected to the inverse output a trigger, and the output - to the first

Description

входу второго элемента ИЛИ, второй вход которого соединен с входом элемента НЕ и выходок элемента задержки ,, вход которого соеддинен с выходом третьего элемента И, второй вход которого поддключен к второму входу первого элемента И и выходу третьего элемента ИЛИ, входы которого соединены с первым и вторым выходами дешифратора команд, причем информационный вход первого, тактовый вход третЕ:его регистров сдвига и одир из входов деИ-и(Оратора комснл;  вл ютс  входсчми блока, выходами которого Я1:л ютс  соо:гВетстВвнно выходы первого элемента И третьего мента ИЛИ,третий и четвертый выходы де 1Ифра Ора , выход второго элемег та ИЛИ.the input of the second OR element, the second input of which is connected to the input of the NOT element and the output of the delay element, whose input is connected to the output of the third AND element, the second input of which is connected to the second input of the first AND element and the third OR output, whose inputs are connected to the first and the second outputs of the command decoder, the information input of the first, the clock input of the third: its shift registers and the one from the inputs of the IDU (the Communist Operator; are input blocks whose outputs are H1: are co: g) and the outputs of the first element are And the third is the cop or the third and fourth outputs 1Ifra de Ora, output of the second one or elemeg.

Изобретение ОТНОСРЕТОЯ к вычислительной технике и может бглть использовано при построении запоминающих устройств повышенной надежности. Известно резервированное запоми-нающее ycjpOKCTBO, которое содержит блоки гтам ти, регистр и дешифратор адреса, jcoMMyTaTOp, логические элементы . Достоверность выдаваемой информации обеспечиваетс  путем дуб.пировани  блогсов пам ти с одинаковой информацией 11. Недостатком изве стного устройств  вл етс  больша : } 3быточность блоко пам ти, ведуща  к увеличению объемно-массовых характеристик. Наиболее близким к предлагаемоучу  вл етс  резервированное запоминающее устройство, содержащее два основных и ол.ин резервный блоки пам т ком1иутаторы, генефатор тактовых импульсов , SHeMBHiH И, регистр адреса блоки контрол  к сумматоры. Устройство обеспечивает за одно обраи-ение к пам ти считывание соответствуюгдих половин единого информационного слова сразу ззз обоих накопителей, а-также парирование; отказов в их них При этом одновремеЕШое считывание предполагает проведение цикла записи татсого слова также одновременно во все накопители приче в каждый из основных - соответствующих половин слова, а в резервныйих суммы 2 Недостатком устройства  вл етс  невысока  достоверность выдаваемой информации. Причиной этого  вл етс  выбранный способ парировани  при котором в случае обнаружени  неисправности блоков контрол  ко: В1у татор пропускает на выход, восстанов ленный вариант этого слова, ный путем су.1мированй  информации из  чеек с таким не а,цресом двух других накопителей независимо от то тоf имеютс  в них или нет Таким образом, а случае вы влени  неисправности обой№ блоками контро л  на выход устройства проходит лож ца  , и и Формаци   Иель изобретени  - повышение надежности угтройства за счет увеличени  дсстоверисС и выдаваемой информа Поставленгам. и.ель достигаетс  тем, что D резервировсНное запоминающее устройство, содержащее регистр гцдреса ,- выходы которого подключены к адресным входам первого и второго основных и резервного блоков пам ти, пепвнк и в-горой сумматоры, первые входы которых подключен к выходам основ;1ых блоков пам ти, первые и вторые 1руппы элементов И, входы которых  вл ютс  информационными выходами устройства, введены треть , четверта - и п та  группы элементов И,, третий и четвертый сумматоры, регистры числа, дешифратор ошибки и (хпок мос:тового управлени , один из выходов которого  вл етс  управл ющим выходом устройства, а другие выходы подключены к первьм входам элементов И первой и второй групп ,к управл ющим входам блоков пам ти п к установочнв1м входам регистров ч.исла, одни из входов блока местного управлер;и   вл ютс  управл ющими входами устройства,- а другой вход подключен к выходу дешифратора ошибки , вход которого под-ключен соответственно к первым входам элементоЕ И третьей, четвертой и п той групп и к выходу четвертого сумгдатора, входы которого подключены соответственно к вторым входам элементов И первой группы и пр мому выходу первого ра гистрс числа, к пр мому выходу третьего регистра числа, к вторыг входам элементов И второй группы и гго мому выходу второго регистра числа, инверсные выходы регистра числа подключены к ин формацией входам соответствующих блоков пам ти, перво1му входу третьего cy л лaтopa и входам первого и второго суг.паторов , а счетные входы регистров числа соединены с выходами элементов И третьей, четвертой и п той групп, вторые входы которых подключены к выходам соответствующих сумматоров. второй вход третьего сумматора подключен к выходу резервного блока пам ти. При этом блок местного управлени содержит регистры сдвига, элементы И, элементы ИЛИ, RS -триггер, элемен задержки, элемент НЕ и дешифратор команд, входы которого подключены соответственно к первым входам первого и второго элементов И, к одном из входов i S-триггера, выходу него разр да первого и информационному входу второго регистров сдвига к выходу второго разр да второго регистра сдвига, к тактовым входам первого, второго и информационному входу третьего регистров сдвига и выходу первого элемента ИЛИ, первый вход которого соединен с информационным входом первого регистра и дру гим входом RS-триггера,. а второй вход - с выходом второго разр да третьего регистра сдвига, выход пер вого разр да которого подключен к второму входу второго элемента И, а установочный и тактовый входы соответственно к выходу элемента Н и установочным входам первого и вто рого регистров сдвига, к первому входу третьего и третьему входу вто рого элементов И соответственно, пр чем четвертый вход второго элемента И подключен к инверсному выходу триггера, а выход - к первому входу второго элемента ИЛИ, второй вход которого соединен с входом элемента НЕ и выходом элемента задержки, вхо которого соединен с выходом третьег элемента И, второй вход которого подключен к второму входу первого элемента И и выходу третьего элемен та ИЛИ, входы которого соединены с первым и вторым выходами дешифратор команд, причем информационный вход первого, тактовый вход третьего регистров сдвига и один из входов дешифратора команд  вл ютс  вxoдa ш блока, выходами которого  вл ютс  соответственно выходы первого элемен та И, третьего элемента ИЛИ, третий и четвертый выходы дешифратора, выход второго элемента ИЛИ. На фиг. 1 изображена функциональна  схема предлагаемого устройства; на фиг. 2 - функциональна  схема блока местного управлени ; на фиг.Звременна  диаграмма работы устройства . Устройство (фиг, 1) содержит регистр 1 гдреса, первый 2 и второй 3 основные блоки пам ти, резервный блок 4 пам ти, предназначенный дл  хранени  поразр дной суммы по модулю два информации с одинаковыми адресами из основных блоков пам ти, первый 5, второй 6, третий 7 и четвертый 8 сумматоры, первую 9, вторую 10, третью 11, четвертую 12 и п тую 13 группы элементов И, первый 14, второй 15 и третий 16 регистры числа, дешифратор 17 ошибки, блок 18 местного управлени  со входами 19 л 20. Блок 18 имеет выходы 21-25, выходы 26 и 27 соответственно элементов И первой и второй групп  вл ютс  информационныт т выходами устройства. При этом разр дность всех регистров, сум шторов,- дешифратора и элементов И равна разр дности информации, считываемой по каждому из блоков пам ти Все сумматоры устройства осушестБл ют сложение по модулю два. Тактовые входы регистров не показаны. Блок местного управлени  (фиг. 2) содержит первый 28, второй 29 и третий 30 регистры сдвига, RS -триггер 31, дешифратор 32 команд, первый 33,- второй 34 и третий 35 элементы И, первый 36, второй 37 и третий 38 элементы ИЛИ, элемент 39 задержки , элемент НЕ 40, причем первый регистр 28 содержит К разр дов, где К. определ ет количество повторных считываний, задаваемых при конкретной реализации устройства. На фиг. 2 приведена также таблица истинности дл  дешифратора 32, На фиг. 3 показана работа устройства при выполнении первого регистра сдвига 28 в блоке 18 местного управлени  дл  к - 3. Устройство работает следующим образом. В исходном состо нии все регистры 14--16 установлены в состо ние логиС инверсных выходов ческой регистров снимаютс  сигналы логического О и подаютс  на входы соответственно первого 5, второго 6 и третьего 7 сумматоров, а с пр мых выходов всех регистров снимаютс  сигналы логической j и подаютс  на входы су1 1матора 8, после сложени  на котором образуютс  сигналы логической 1 в каждом разр де и подаютс  на входы элементов И 11-13, подготавлива  их дл  прохождени  считываемой из блоков пам ти информации После занесени  в регистр 1 адреса номера  чейки, с которой производитс  считывание, в блок 18 по входу 19 поступает сигнал внешнего считывани , который запускает генерацию опорных импульсов ,из которых впоследствии сформируютс  управл ющие сигналы , и через выход 24 попадает на входы считывани  блоков 2-4 пам ти. Считанна  по этому сигналу информаци  из блоков 2-4 пам ти подаетс  на одни из входов соответствующих сумматоров 5-7, складываетс  с нулевой информацией на других входах этих же сумматоров и, не претерпева  изменений, проходит через элементы И 11-13 на запись в регистры 14-16.The invention is attributed to computing and can be used in the construction of storage devices with increased reliability. It is known that a backup is stored, ycjpOKCTBO, which contains blocks for such types, a register and an address decoder, jcoMMyTaTOp, logic elements. The reliability of the output information is provided by the use of double-sided memory blobs with the same information. A disadvantage of known devices is the large:} The memory capacity of the memory block, leading to an increase in volume-mass characteristics. The closest to the proposed training is a backup memory device containing two main and one backup memory blocks, clock, pulse generator, SHeMBHiH AND, the address register of control units to adders. The device provides, for one access to the memory, the reading of the corresponding halves of a single information word immediately from the two drives, as well as parrying; bounces in them. At the same time, a simultaneous reading implies a cycle of writing the word tatsogo also simultaneously in all drives and in each of the main - the corresponding halves of the word, and in the reserve sums 2. The disadvantage of the device is the low reliability of the output information. The reason for this is the chosen method of parrying, in which, in case of detection of a malfunction of the monitoring units: V1tator, passes to the output, the reconstructed version of this word, which is obtained by summarizing information from cells with such a not the other two accumulators whether or not they exist in them. Thus, in the event of a malfunction occurring, the unit passes the control unit to the output of the device, and the invention is enhanced by the Formational Force in order to increase the reliability of the equipment by increasing The shape of Postavlengam. i.el is achieved by the fact that D is a backup memory device containing a gdres register, the outputs of which are connected to the address inputs of the first and second main and backup memory blocks, peppnc and in-mountain adders, the first inputs of which are connected to the outputs of the bases of the first blocks the memory, the first and second groups of I elements, whose inputs are the information outputs of the device, entered the third, fourth and fifth groups of the AND elements, the third and fourth adders, number registers, error decoder and (xpoc control: one control, one and From the outputs of which is the control output of the device, and the other outputs are connected to the first inputs of the elements of the first and second groups, to the control inputs of the memory blocks n to the installation inputs of the number registers, one of the inputs of the local controller unit; the control inputs of the device, and the other input is connected to the output of the error decoder, the input of which is connected respectively to the first inputs of the elements of the third, fourth and fifth groups and to the output of the fourth summer, whose inputs are connected respectively to the second inputs Elements of the first group and the direct output of the first station of the number, to the direct output of the third register of the number, to the inputs of the elements of the second group and the second output of the second number register, the inverse outputs of the number register are connected to the inputs of the corresponding memory blocks , the first input of the third cy latopath and the inputs of the first and second sugators, and the counting inputs of the number registers are connected to the outputs of the elements of the third, fourth and fifth groups, the second inputs of which are connected to the outputs of the corresponding adders. the second input of the third adder is connected to the output of the backup memory unit. The local control unit contains shift registers, AND elements, OR elements, RS-trigger, delay elements, NOT elements and command decoder, whose inputs are connected respectively to the first inputs of the first and second AND elements, to one of the i S-flip-flop inputs, the output of its bit of the first and the information input of the second shift register to the output of the second bit of the second shift register, to the clock inputs of the first, second and information input of the third shift register and the output of the first OR element, the first input of which is connected to inf rmatsionnym input of the first register and Drew gim RS-trigger input ,. and the second input - with the output of the second bit of the third shift register, the output of the first bit of which is connected to the second input of the second element I, and the setup and clock inputs respectively to the output of the element H and the setup inputs of the first and second shift registers to the first input the third and third inputs of the second And elements, respectively, than the fourth input of the second And element is connected to the inverse output of the trigger, and the output to the first input of the second OR element, the second input of which is connected to the input of the HE element and the output of the nta delay, which is connected to the output of the third element AND, the second input of which is connected to the second input of the first element AND and the output of the third OR element, whose inputs are connected to the first and second outputs of the command decoder, the information input of the first, the clock input of the third shift registers and one of the inputs of the command decoder are the input of the block, the outputs of which are respectively the outputs of the first AND element, the third OR element, the third and fourth decoder outputs, the output of the second OR element. FIG. 1 shows a functional diagram of the proposed device; in fig. 2 is a functional diagram of a local control unit; in FIG. A temporal diagram of the operation of the device. The device (FIG. 1) contains a register 1 of the address, the first 2 and the second 3 main memory blocks, a backup memory block 4 for storing a bit modulo two information with the same addresses from the main memory blocks, the first 5, the second 6, third 7 and fourth 8 adders, first 9, second 10, third 11, fourth 12 and fifth 13 groups of elements I, first 14, second 15 and third 16 number registers, decoder 17 errors, local control unit 18 with inputs 19 l 20. Block 18 has outputs 21-25, outputs 26 and 27, respectively, of the elements of the first and second groups are t informational outputs of the device. At the same time, the size of all registers, summers, decoder, and elements And is equal to the size of information read by each of the memory blocks. All adders in the device carry out modulo two addition. Clock inputs of registers are not shown. The local control unit (Fig. 2) contains the first 28, the second 29 and the third 30 shift registers, the RS-trigger 31, the decoder 32 commands, the first 33, the second 34 and the third 35 elements And the first 36, the second 37 and the third 38 elements OR, delay element 39, element 40, and the first register 28 contains K bits, where K. defines the number of repeated readings specified for a specific device implementation. FIG. 2 also shows the truth table for the decoder 32, FIG. 3 shows the operation of the device when executing the first shift register 28 in the local control unit 18 for k-3. The device operates as follows. In the initial state, all registers 14--16 are set to the state of the logs Inverse output registers, the signals of logical O are removed and fed to the inputs of the first 5, second 6, and third 7 adders, respectively, and the logical j signals are removed from all registers are fed to the inputs of the accumulator 1 of the matrix 8, after adding on which the signals of logical 1 are formed in each bit and fed to the inputs of the elements 11-11-13, preparing them for passing the information read from the memory blocks eyki with which reading is performed in block 18 to input 19 receives external read signal, which triggers the generation of the reference pulse from which subsequently sformiruyuts control signals, and falls through the outlet 24 to the inputs of read block memory 2-4. The information read from this signal from memory blocks 2-4 is fed to one of the inputs of the corresponding adders 5-7, adds up to zero information on the other inputs of the same adders and, without changing, passes through the elements 11-13 to write to the registers 14-16.

Таким образом считанна  из блоков 2-4 пам ти информаци  оказываетс  записанной в соответСтвующий регистр числа, с пр мых выходов которых она поступает на входы сумматора 8. При ВТОМ в случае исправности устройства после сложени  входной информации на выходе каждого разр да сумматора 8 по витс  логический О, По этой информации дешифратор 17 ошибки выдает в блок 18 сигнал логического О, по которому там сформируетс  стробиругощий импульс на выходе 22 и разрешит выдачу информации с первого 14 и второго 15 регистров числа через элементы И 9 и 10 на информационные выходы 26 и 27 устройства. При этом с выхода 21 устройства выходит сигнал логического О, подтверждагаций истинность выдаваемой информации.Thus, the information read from blocks 2–4 of the memory is recorded in the corresponding register of the number from the direct outputs of which it goes to the inputs of the adder 8. At the WTO, if the device is healthy after adding the input information at the output of each bit of the adder 8, the logical O, According to this information, the decoder 17 generates an error signal in block 18, a logical O signal, according to which a gating pulse will be generated at output 22 and will allow information output from the first 14 and second 15 number registers through elements 9 and 10 to formation outputs 26 and 27 devices. In this case, the output of 21 devices is a logical O signal, confirming the truth of the output information.

В случае наличи  ошибок в информации , снимаемой с регистров числа, после ее сложени  четвертым сумматором 8 на выходах его соответствующих разр дов сохранитс  сигнал логической , который обнаруживаетс  дешифратором 17 ошибки и поступает в блок 18, который по выходу 25 выдает сигнал установки в единичное (исходное) состо ние всех регистров 14-16, а по выходу 24 - сигнал повторного считывани .In the event of errors in the information removed from the number registers, after it is added by the fourth adder 8, a logical signal is detected at the outputs of its corresponding bits, which is detected by the error decoder 17 and enters the block 18, which, at output 25, generates a set signal ) the state of all registers is 14-16, and on output 24 a re-read signal.

Если повторное считывание подвтерждает наличие ошибки, то блок 18 не формирует очередного сигнала устновки регистров в исходное состо ние , а подает по выходу 23 сигнал записи, который поступает на входы блоков 2-4 пам ти. По этому сигналу в блоки 2-4 запишест  инверсный код соответствующих регистров 14-16. После этого с выхода 24 вновь поступает сигнал на. считывание. При этом на каждом из сумматоров 5-7 происходит сложение инверсного кода соответствующего регистра 14-16 с инверсным кодом, считанным из соответствующего блока 2-4 пам ти. В случае исправности  чеек -пам ти после сложени  на выходах всех разр до сумматоров должен по витьс If the re-reading confirms the presence of an error, then block 18 does not generate the next register setting signal to its initial state, but outputs output 23 to a write signal, which is fed to the inputs of memory blocks 2-4. On this signal in blocks 2-4 write down the inverse code of the corresponding registers 14-16. After that, from output 24, the signal is again received. reading. At the same time, on each of the adders 5–7, the inverse code of the corresponding register 14–16 is added to the inverse code read from the corresponding memory block 2–4. In the case of serviceability of the cells, after adding all the bits to the outputs, up to the adders should appear

ОABOUT

которыйwhich the

сигнал логическогоlogical signal

через элементы И 11-13 не пройдет и не изменит состо ни  регистров 14-16. Логическа  на выходах этих су лматоров по витс  в тех разр дах , которые оказались неисправными в блоках 2-4 пам ти и поэтому не проинвертировались. В то же врем  эти искаженные разр ды записанной ранее в регистры 14-16 информации после сложени  на .аторе В дадут сигналы логической М на выходах тех же разр дов сумматора, и, следователь (, на соответствующих входах элементов И 11-13.Таким образом через элементы И 11-13, пройдет логическа  только в тех разр дах г которые в блоках 2-4 пам ти оказали неисправными. Эти сигналы поступ т на счетные входы соответствую1 ;их разр дов регистров 14-16 и измен т их состо ние, произвед  тем caMHTvi исправление ошибок. Исправленна  информаци  после сложени  на ре 8 дает во всех разр дах логичесОelements 11-13 will not pass and will not change the state of registers 14-16. Logically, the outputs of these summers are wits in those bits that turned out to be faulty in memory blocks 2–4 and therefore were not inverted. At the same time, these distorted bits of information recorded earlier in registers 14-16 after adding on. B will give signals of a logical M on the outputs of the same bits of the adder, and the investigator (on the corresponding inputs of the AND elements 11-13.Thus elements 11-13 will pass logic only in those bits r which in blocks 2-4 of memory turned out to be faulty. These signals go to the counting inputs of the corresponding1; their bits of registers 14-16 and change their state, are produced Theme caMHTvi error correction. Corrected information after adding to re 8 gives in all bits logical

что свидетельствует оwhich indicates

достоверности выдаваемой из устройс.-тва информации, выход которой будет разрешен сигналом с выхода 22, формируемым в блоке 18 сразу же после последнего сигнала считывани  независимо от результатов коррекции. После этого блок 18 сигналом по выходу 25 устанавливает регистры 1416 в исходное единичное состо ние и устройство вновь готово к дальнейшей работе.credibility of the information output from the device. The output of which will be resolved by the signal from output 22, generated in block 18 immediately after the last read signal, regardless of the results of the correction. After that, the unit 18 by the signal at the output 25 sets the registers 1416 to the initial single state and the device is again ready for further operation.

Таким образом предлагаемое устройство , по сравнению с прстстипом обеспечивает исправную работу запоминающего устройства при наличии oTi-ca0 Thus, the proposed device, in comparison with the type, ensures proper operation of the storage device in the presence of oTi-ca0

ов в разных разр дах одноименных  чеек основных и резервного блоков пам ти, а наличие сигнала ошибки, вьщаваемого вместе с инф-ормационным словом абоненту, позвол ет метить искаженные слова, чтоб в дальнейшем иметь возможность организовать их восстановление либо по результатам контрольного суммировани  массива, либо путем перезаписи из другого массива в случае циклического характера выдаваемой информации.in the same bits of the same-name cells of the main and backup memory blocks, and the presence of an error signal, supplied with the info word to the subscriber, allows you to mark distorted words so that you can later restore them either by checking the sum of the array or by rewriting from another array in the case of cyclical nature of the output information.

от 18from 18

omiBomiB

j т up j t up

26 I i 26 i i

21 Z321 Z3

Раг. 1Rag. one

Табтца истинности дл  дешифратора 32Truth table for decoder 32

лоз. о или 1 vines about or 1

Риа. 2Ria. 2

IT 2Т ЭТ ЧТ 5Т 6Т 7Т 8Т 9Т ЮТ ;/Г 12ТIT 2T ET ChT 5T 6T 7T 8T 9T YT; / G 12T

олol

«РИЗ. 3“RIZ. 3

Claims (2)

1. РЕЗЕРВИРОВАННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее регистр адреса, выходы которого подключены к адресным входам первого и второго основных и резервного блоков памяти , первый и второй сумматоры , первые входы которых подключены к выходам основных блоков памяти ,первые и вторые группы элементов И,выходы которых являются 'информационными выходами устройства, отличающееся тем, что, с целью повышения надежности устройства, в него введены третья, четвертая и пятая группы элементов И, третий и четвертый сумматоры, регистры числа, дешифратор ошибки и блок местного управления, один из выходов которого является управляющим выходом устройства, а другие выходы подключены к первым входам элементов И первой и второй групп, к управляющим входам блоков памяти и к установочным входам регистров числа, одни из входов блока местного управления являются управляющими входами устройства, а другой вход подключен к выходу дешифратора ошибки, вход которого подключен соответственно к первым входам элементов И третьей, четвертой и пятой групп и к выходу четвертого сумматора, входы которого подключены соответственно к вторым входам элементов И первой группы и прямому выходу первого регистра числа, к прямому выходу третьего регистра числа, к вторым входам элементов И второй группы и прямому выходу второго регистра числа, инверсные выходы регистров числа подключены к информационным входам соответствующих блоков памяти, первому входу третьего сумматора и вторым входам первого и второго сумматоров, а счетные входы регистров числа соединены с выходами элементов И третьей, четвертой и пятой групп, вторые входы которых подключены к выходам соответствующих сумматоров, второй вход третьего сумматора подключен к выходу резервного блока памяти.1. A RESERVED MEMORY DEVICE containing an address register, the outputs of which are connected to the address inputs of the first and second main and backup memory blocks, the first and second adders, the first inputs of which are connected to the outputs of the main memory blocks, the first and second groups of elements And whose outputs are 'information outputs of the device, characterized in that, in order to increase the reliability of the device, the third, fourth and fifth groups of elements And, the third and fourth adders, number registers, decoder are introduced into it errors and a local control unit, one of the outputs of which is the control output of the device, and the other outputs are connected to the first inputs of the And elements of the first and second groups, to the control inputs of the memory blocks and to the installation inputs of the number registers, one of the inputs of the local control unit is the control inputs devices, and the other input is connected to the output of the error decoder, the input of which is connected respectively to the first inputs of the elements of the third, fourth and fifth groups and to the output of the fourth adder, the inputs of which are are connected respectively to the second inputs of AND elements of the first group and the direct output of the first register of the number, to the direct output of the third register of the number, to the second inputs of the elements AND of the second group and the direct output of the second register of the number, the inverse outputs of the number registers are connected to the information inputs of the corresponding memory blocks, the first the input of the third adder and the second inputs of the first and second adders, and the counting inputs of the number registers are connected to the outputs of the elements of the third, fourth and fifth groups, the second inputs of which are connected to the outputs of the respective adders, the second input of the third adder is connected to the output of the backup memory unit. 2. Устройство по π. 1, о тли- с чающееся тем, что, блок мест- ® ного управления содержит регистры (сдвига, элементы И, элементы ИЛИ,2. The device according to π. 1, characterized in that the local control unit ® contains registers (shift, AND elements, OR elements, RS -триггер, элемент задержки, элемент ЕЕ и дешифратор команд, входы которого подключены соответственно к первым входам первого и второго элементов И, к одному из входовRS-trigger, delay element, EE element and command decoder, the inputs of which are connected respectively to the first inputs of the first and second elements AND, to one of the inputs RS -триггера, выходу последнего разряда первого и информационному входу второго регистров сдвига, к выходу второго разряда второго’регистра сдвига, к тактовым входам первого, второго и информационному входу третьего регистров сдвига и выходу первого элемента ИЛИ, первый вход которого соединен с информационным входом первого регистра и другим входом RS’-триг гера, а второй вход - с выходом второго разряда третьего регистра сдвига, выход первого разряда которого подключен к второму входу второго элемента И, а установочный и тактовый входы - соответственно к выходу элемента НЕ и установочным входам первого и второго регистров сдвига, к первому входу третьего и третьему входу второго элементов И соответственно, причем четвертый вхСщ второго элемента И подключен к инверсному выходу.триггера, а выход - к первомуRS-trigger, to the output of the last bit of the first and the information input of the second shift register, to the output of the second bit of the second shift register, to the clock inputs of the first, second and information input of the third shift registers and the output of the first OR element, the first input of which is connected to the information input of the first register and another RS'-trigger input, and the second input - with the output of the second bit of the third shift register, the output of the first bit of which is connected to the second input of the second And element, and the installation and clock inputs - respectively, to the output of the element NOT and the installation inputs of the first and second shift registers, to the first input of the third and third inputs of the second elements AND, respectively, with the fourth input circuit of the second element And connected to the inverse output of the trigger, and the output to the first 107060В входу второго элемента ИЛИ, второй вход которого соединен с входом элемента НЕ и выходов элемента задержки, вход которого соединен с выходом третьего элемента И, второй вход которого подключен к второму входу первого элемента И и выходу третьего элемента ИЛИ, входы которого соединены с первым и вторым вы ходами дешифратора команд, причем; информационный вход первого, тактовый вход третьего регистров сдвига и один из входов дешифратора команд являются входгчми блока, выходами которого являются соответственно выходы первого э лемента И ,третьего элемента ИЛИ,третий и четвертый выходы дешифратора , выход второго элемента ИЛИ .107060In the input of the second OR element, the second input of which is connected to the input of the NOT element and the outputs of the delay element, the input of which is connected to the output of the third AND element, the second input of which is connected to the second input of the first AND element and the output of the third OR element, the inputs of which are connected to the first and the second steps of the command decoder; the information input of the first, the clock input of the third shift registers and one of the inputs of the command decoder are inputs of the unit, the outputs of which are respectively the outputs of the first element AND, the third element OR, the third and fourth outputs of the decoder, the output of the second element OR. 2.2.