SU1062786A1 - Addresser amplifier - Google Patents

Abstract

АДРЕСНЫЙ УСИЛИТЕЛЬ, содержащий ключевые транзисторы, истоки которых подключены к одной шине питани , сток первого ключевого транзистора подключен к истоку первого нагрузочного транзистора, к затвору второго ключевого транзистора и к истоку адресного транзистора, сток второго ключевого транзистора подключен к истоку второго нагрузочного транзистора и к затвору первого ключевого транзистора, разр дные транзисторы, истоки которых подключены к одной шине питани , затворы первого и второго разр дных транзисторов подключены к затворам соответствующих ключевых транзисторов,сток первого разр дного транзистора подключен к затвору первого нагрузочного транзистора, к истоку первого предзар дногр транзистора и к затвору первого повтор ющего транзистора, сток второго разр дного транзистора подключен к затвору второго нагрузочного транзистора , к истоку второго предзар дного транзистора и к затвору второго повтор ющего транзистора, затвор первого предзар дного транзистора подключен к затвору второго предзар дного транзистора и  вл етс  первым тактовым входом усилител , сток первого повтор ющего Tpaj зистора подключен к стоку второго пoвтqp ющeгo транзистора и  вл етс  вторым тактовым входом усилител , сток первого нагрузочного транзистора подключен к стоку второго нагрузочного транзистора и  вл етс  третьим тактовым входом усилител , стоки первого и второго нагрузочного транзисторов подключены к другой шине питани , затвор адресного транзистора  вл етс  первым управл ющим входом усилител , о тличающийс  тем, что, с целью повышени  быстродействи  усилител , он содержит третий, четвертый, п тый,шестой седьмой и восьмой раз (Л р дные транзисторы,первый и второй зар дные транзисторы,третий и четвер тый предзар дные транзисторы и конденсаторы , первый из которых включен между стоком и затвором первого разр дного транзистора и одной шиной питани , второй конденсатор включен .между затвором третьего разр дного транзистора и стоком четвертого разр дного транзистора, третий конденсатор включен между затвором п того разр дного транзистора и стоком шестого разр дного транзистора, сток третьего разр дного транзистора подключен к истоку первого повтор ющего транзистора и к затворам четвертого, п того и седьмого разр дных транзисторов, сток п того разр дного транзистора подключен к истоку второго повтор ющего транзистора и к затворам третьего, шестого и восьмого разр дных транзисторов , истоки третьего, четвертого, п того, шестого, седьмого и восьмого разр дных транзисторов подключены к одной шине питани , сток четвертого разр дного транзистора под .ключен к затвору первого зар дного транзистора и к стоку третьегоADDRESS AMPLIFIER containing key transistors, whose sources are connected to one power bus, the drain of the first key transistor is connected to the source of the first load transistor, to the gate of the second key transistor and to the source of the address transistor, the drain of the second key transistor is connected to the source of the second load transistor and to the gate the first key transistor, the bit transistors, the sources of which are connected to one power bus, the gates of the first and second discharge transistors are connected to oram of the respective key transistors, the drain of the first bit transistor is connected to the gate of the first load transistor, to the source of the first pre-discharge transistor transistor and to the gate of the first repeating transistor, the drain of the second discharge transistor is connected to the gate of the second transistor, to the source of the second transistor transistor and to the gate of the second repeater transistor, the gate of the first pre-charge transistor is connected to the gate of the second pre-charge transistor and is the first clock in the amplifier's stroke, the drain of the first repeater Tpaj of the transistor is connected to the drain of the second inductance transistor and is the second clock input of the amplifier, the drain of the first load transistor is connected to the drain of the second load transistor and is the third clock of the amplifier, the drain of the first and second load transistors are connected to the other power bus, the gate of the address transistor, is the first control input of the amplifier, which is characterized by the fact that, in order to increase the speed of the amplifier, it contains a third, even Third, fifth, sixth, seventh, and eighth times (linear transistors, first and second charging transistors, third and fourth precharge transformers and capacitors, the first of which is connected between the drain and the gate of the first discharge transistor and one power bus, the second capacitor is connected between the gate of the third bit transistor and the drain of the fourth bit transistor, the third capacitor is connected between the gate of the fifth bit transistor and the drain of the sixth bit transistor, the drain of the third bit transistor the torus is connected to the source of the first repeater transistor and to the gates of the fourth, fifth, and seventh bit transistors, the drain of the fifth discharge transistor is connected to the source of the second repeater transistor and to the gates of the third, sixth and eighth bit transistors, the sources of the third, fourth , the fifth, sixth, seventh and eighth bit transistors are connected to the same power bus, the drain of the fourth discharge transistor is connected to the gate of the first charging transistor and to the drain of the third

Description

предзар дного транзистора, затвор которого подключен к затвору первого предзар дного транзистора, сток шестого разр дного транзистора подключен к затвору второго зар дного транзистора и истоку четвертого предзар дного транзистора, затвор которого подключен к затвору второго предзар дного транзистора, исток первого зар дного транзистора подключен к стоку седьмого зар дного транзистора и  вл етс  одним выходом усилител , исток второго зар дного транзистора подключен к стоку восьмого зар дного транзистора и  вл :етс  другим выходом усилител , стоки первого и второго зар дных тран зисторов, третьего и четвертого презар дных транзисторов подключены к другой шине питани , сток адресного транзистора подключен к стоку первого нагрузочного транзистора.the pre-charge transistor, the gate of which is connected to the gate of the first pre-charge transistor, the drain of the sixth bit transistor is connected to the gate of the second charging transistor and the source of the fourth pre-charge transistor, the gate of which is connected to the gate of the second pre-charge transistor, the source of the first charge transistor is connected to the drain of the seventh charging transistor and is one output of the amplifier, the source of the second charging transistor is connected to the drain of the eighth charging transistor and is the other output house amplifier drains of the first and second charge dnyh tran ican, third and fourth transistors prezar dnyh connected to another supply bus, address transistor drain connected to the drain of the first load transistor.

Изобретение относитс  к микроэлектронике и может быть использовано в микросхемах пам ти на МДП транзисторах. В интегральных схемах пам ти на МДП транзисторах в качестве адрес|Ных буферов, служащих дл  согласо|вани  входов схемы пам ти с ТТЛ схе мами, приема адреса и формировани  пр мых и инверсных адресных сигналов , обычно используютс  простые ст тические схемы, в которых формирование адресных сигналов осуществл етс  при помощи инверторов, бутстрепных каскадов и парафазных каскадов . Использование статических схем приводит к высокому потреблению мощности при сравнительно низком быстродействии схем адресных буфеИзвестны устройства, в которых с целью увеличени  быстродействи  и уменьшени  потребл емой мощности считывание адресной информации стали осуществл ть при помощи дифферен циальных усилителей, а формирование пр мых и инверсных адресных сигналов - при помощи динамических повторителей , подключенных к каждому и плеч усилителей l . Использование дифференциальных усилителей позвол ет с высокой скоростью формировать на затворах тран зисторов повторителей пр мой и инверсный адресные сигналы, а использование повторителей позвол ет без потерь мощности в адресном буфере установить информацию на адресных шинах. Недостатком данных устройств  вл етс  низкое быстродействие. Наиболее близким техническим решением к изобретению  вл етс  ащресный усилитель, содержащий два кл чевых транзистора, стоки каждого из которых подключены к истоку соответ ствующего нагрузочного транзистора и к затвору другого ключевого транзистора . Затвор каждого из нагрузочных транзисторов объединен с затвором соответствующего выходного повтор ющего транзистора и подключен к истоку соответствующего предзар жающего транзистора 2 . Благодар  минимальной емкостной нагрузке плеч дифференциального усилител  обеспечиваетс  высока  чувствительность схемы, а нагрузочные транзисторы одновременно выполн ют роль динамических повторителей (ДП), что обеспечивает высокую скорость зар да плеча. Однако в известном усилителе схемы адресных буферов, в которых использованы ДП дл  формировани  адресных сигналов, обладают меньшим быстродействием по сравнению со схемами , использующими принцип предзар да . Вследствие того, что суммарна  емкость адресных шин, зар жаема  генератором тактовых импульсов, достигает величины 40-50 пФ при емкости адресной шины, равной 4-5 пФ, длительность фронта импульса при зар де адресных шин может в 2-3 раза превысить длительность фронта разр да суммарной емкости адресных шин. При использовании дифференциального повторител  шина пр мого или инвёрс ного. адресного сигнала,не мен юща  бвой потенциал при активации адресного буфера,оказываетс  отключенной от остальной части схемы. При этом, вследствие значительной емкостной св зи между адресными шинами, расположенными на кристалле с максимальной плотностью, изменение потенциала части адресных шин передаетс  с некоторым коэффициентом передачи на адресные шины, отключенные от остальной части схемы. Изменение потенциала адресных шин, вызванное емкостной св зью между шинами, может пp вecти к сбою в работе дешифратора адреса, управл емого адресньоми сигналами. , Адресные транзисторы, включенные между плечом усилител  и общей шино источника питани , в случае низких пороговых напр жений могут, при адр ном сигнале, равном логическому нулю , быть открыты и обладать значительной проводимостью, что приводит к уменьшению чувствительности и помехоустойчивости дифференциального усилител  и к пониженному потенциалу логической единицы в одном из плеч усилител . Кроме того; использование источника опорного напр жени , смещающего один из входов дифференциального усилител , усложн ет схему адресного буфера и дл  случа  низких пороговых напр жений ограничивает возможность использовани  входных транзисторов с высокой проводимостью вследствие значительного снижени  уровн  логической единицы в плече усилител . Цель изобретени  - повышение быстроде.йстви  адресного усилител  Цель достигаетс  тем, что .в адресный усилитель, содержащий ключевые транзисторы, истоки которых под ключены к одной шине питани , сток первого ключевого транзистора подключен к истоку первого нагрузочного транзистора, к затвору второго ключевого транзистора и к истоку адресного транзистора, сток второго ключевого транзистора подключен к истоку второго нагрузочного транзистора и к затвору первого ключево го транзистора, разр дные транзисторы , истоки которых подключены к одной шине питани , затворы первого и второго разр дных транзисторов подключены к затворам соответствующих ключевых транзисторов, сток первого разр дного транзистора подключен к затвору первого нагрузочно транзистора, к истоку первого предзар дного транзистора и к затвору первого повтор ющего транзистора, сток второго разр дного транзистор подключен к затвору второго нагрузочного транзистора, к истоку второго предзар дного транзистора и к затвору второго повтор ющего транзистора , затвор первого предзар дного транзистора подключен к затвору второго предзар дного транзис тора и  вл етс  nepBtJM тактовым вхо дом усилител , сток первого повтор ющего транзистора подключен к сто ку второго повтор ющего транзистор и  вл етс  вторым тактовым входом усилител , сток первого нагрузочного транзистора подключен к стоку второго нагрузочного транзистора и  вл етс  третьим тактовьам входом усилител , стоки первого и второго нагрузочного транзисторов подключены к другой шине питани , затвор адресного транзистора  вл етс  первым управл ющим входом усилител , дополнительно введены третий, четвертый , п тый, шестой{седьмой и восьмой разр дные транзисторы, первый и второй зар дные транзисторы, третий и четвертый предзар дные транзисторы и конденсаторы, первый из которых включен между стоком и затвором первого разр дного транзистора и одной шиной питани , второй конденсатор включен между затвором третьего разр дного транзистора и стоком Четвертого разр дного транзистора, третий конденсатор включен между затвором п того разр дного транзистора и стоком шестого разр дного транзистора, сток третьего разр дного транзистора подключен к истоку первого повтор ющего транзистора и к затворам четвертого, п того и седьмого разр дных транзисторов, сток п того разр дного транзистора подключен к истоку второго повтор ющего транзистора и к затворам третьего, шестого и восьмого разр дных транзисторов , истоки третьего, четвертого, п того, шестого, седьмого и восьMol7O разр дных транзисторов подключены к одной шине питани , сток четвертого разр дного транзистора подключен к затвору первого зар дного транзистора и к истоку третьего предзар дного транзистора, затвор которого подключен к затвору первого предзар дного транзистора, сток шестого разр дного транзистора подключен к затвору второго зар дного транзистора и истоку четвертого предзар дного транзистора, затвор которого подключен к затвору второго предзар дного транзистора , исток первого зар дного транзистора подключен к стоку седьмого зар дного транзистора и  вл етс  одним выходом усилител , исток второго зар дного транзистора подключен к стоку восьмого зар дного транзистора и  вл етс  другим выходом усилител , стоки первого и второго зар дных транзисторов, третьего и четвертого предзар дных транзисторов подключены к другой шине питани , сток адресного транзистора подключен к стоку первого нагрузочного транзистора. На фиг. 1 представлена схема предложенного адресного усилител ; на фиг. 2 - временна  диаграмма его работы. Адресный усилитель содержит адресный транзистор 1, конденсатор 2 (балансный), зар дные транзисторы 3 и -4; предзар дные транзисторы 5 и конденсаторы 7 и 8 (передающие), разр дные транзисторы 9-14, истоки 15 и 16 повтор ющих транзисторов, токи 17 и 18 предзар дных транзисторов 5 и б, шины 19 и 20 питани , выход 21 усилител  (инверсный), вы ход 22 усилител  (пр мой) , тактогвый вход 23 (импульса подзар да), тактовый вход 24 (импульса питани  дифференциального усилител ), тактовый вход 25 (импульса питани  динамических повторителей), адресный вход 26, нагрузочные транзисторы 27 и 28, ключевые транзисторы 29 и 30 предзар дные транзисторы 31 и 32, разр дные транзисторы 33 и 34, повтор ющие транзисторы 35 и 36, истоки 37 и 38 нагрузочных транзисторов 21 и 28 и затворы 39 и 40 нагрузочных транзисторов 27 и 28. В течение периода ожидани  (высокий уровень сигнала Выбор кристалла , управл ющего активизацией схемы пам ти) на входе 23 импульса предзар да поддерживаетс  потенциал логической единицы, что обеспечивает предзар д истоков 17 и 18 и затворов 39 и 40 через транзисторы 5 и 6 и транзисторы 31 и 32. В свою очередь, зар дные транзисторы 3 и 4 затворы которых предзар жены, обеспечивают предзар д выходов 21 и 22 инверсного и пр мого адресных сигналов . На входах 24 и 25 тактового питани  поддерживаетс  потенциал логического нул . При этом на истоках 37 и 38 первого и второго нагрузочных транзисторов дифференциального усилител  и на истоках 15 и 16 обеспечиваетс  потенциал ло гического нул . При обращении к схеме пам ти на адресном входе 26 устанавливаетс  адресна  информаци , сигнал Выбор кристалла принимает значение логического нул , перевод  схему пам ти в активное состо ние. Генератор тактовых импульсов, расположенный на кристалле схемы пам ти, формирует последовательность импульсов управл ющих работой всей схемы. На входе 23 импульса предзар да по вл  етс  потенциал логич.еского нул  и предзар дные транзисторы 5, 6 и 31, 32 отключаютс  от предзар женных им шин. При по влении на .входе 24 тактового питани  усилител  положительного фронта импульса через открытые нагрузочные транзисторы 27 и 28 начинаетс  процесс зар да плеч усилител . При этом в случае высокого уровн потенциала на адресном входе 26 (пр согласовании входов схемы пам ти с ТТЛ схемами, минимальный уровень ло гической единицы равен 2,4 В) чер1...э адресный транзистор 1 протекает ток, что приводит к разбалансу усилител , так как суммарна  проводимость нагрузочного транзистора 27 и адресного транзистора 1 оказываетс  выше проводимости нагрузочногсГ транзистора 28, а, значит, скорость роста потенциала на истоке 37 будет выше , чем на истоке 38. После того, как потенциал на истоке 37 превысит пороговое напр жение транзистора, открываетс  ключевой транзистор 30, преп тствующий росту потенциала на исток 38. Одновременно с этим начинает разр жатьс  затвор 40 нагрузочного транзистора 28 через разр дный транзистор 34, и транзистор 28 запираетс . Дальнейший рост потенциала на затворе 39 приводит к окончательному установлению потенциалов во всех точках усилител . На положительном фронте импульса, по-г ступающего с небольшой задержкой относительно импульса 24, который по вл етс  на входе 25 тактового питани  повторителей, начинаетс  зар д истока 15 через открытый транзистор 35. Транзистор 36, затвор которого разр жен при помощи разр дного транзистора 34, закрыт, и зар да истока 16 не происходит. Рост потенциала на истоке 15 приводит к отпиранию разр дного транзистора 11, разр жающегй выход 21 инверсного адресного сигнала , к отпиранию разр дного транзистора 10, разр жающего затвор зар дного транзистора 3, и к отпиранию разр дного транзистора 12, который преп тствует возможному росту потенциала на истоке 16. Изменение потенциала на истоке 15 передаетс  при помощи передающего конденсатора 8 на исток 18 с коэффициентом передачи где С,, - емкость передающего конденсатора 8; - паразитна  емкость истока 18. Суммарный потенциал на истоке 18 может превысить, при достаточно высоком значении коэффициента передачи , напр жение источника питани . При этом зар дный транзистор 4 открываетс  и дополнительно зар жает выход 22 пр мого адресного сигнала, предотвраща  уменьшение потенциала на выходе 22 за счет емкостной св зи с разр жающимс  выходом 21 инверсного адресного сигнала и другими разр жающимис  адресными шинами и за счет возможного паразитного всплеска потенциала на истоке 16 в случае по влени  положительногоThis invention relates to microelectronics and can be used in memory chips on MIS transistors. In integrated memory circuits on MDP transistors, as address | Nyh buffers, used to match the inputs of the memory circuit with TTL circuits, receive the address and form direct and inverse address signals, simple static circuits are used in which address signals are carried out using inverters, bootstrap cascades and paraphase cascades. The use of static circuits leads to high power consumption with a relatively low speed of address buffer circuits. There are known devices in which, to increase speed and decrease power consumption, the address information is read using differential amplifiers, and the formation of direct and inverse address signals is the help of dynamic repeaters connected to each and shoulder amplifiers l. The use of differential amplifiers allows direct and inverse address signals to be formed on the gates of the transistors of the repeaters, and the use of repeaters makes it possible to set information on the address buses without loss of power in the address buffer. The disadvantage of these devices is low speed. The closest technical solution to the invention is a linear amplifier containing two trickle transistors, the drains of each of which are connected to the source of the corresponding load transistor and to the gate of the other key transistor. The gate of each of the load transistors is combined with the gate of the corresponding output repeater transistor and connected to the source of the corresponding preload transistor 2. Due to the minimal capacitive load of the shoulders of the differential amplifier, the circuit sensitivity is high, and the load transistors simultaneously play the role of dynamic repeaters (DP), which ensures a high shoulder charge rate. However, in the well-known amplifier, circuits of address buffers, in which DPs are used to generate address signals, have lower speed in comparison with circuits that use the principle of preload. Due to the fact that the total capacitance of address buses charged by the clock pulse generator reaches 40-50 pF with an address bus capacity of 4-5 pF, the duration of the pulse front when charging the address tires can be 2-3 times longer than the duration of the discharge front. yes total capacity of address tires. When using a differential repeater, the tire is direct or reverse. the address signal, which does not change the potential when activating the address buffer, is disconnected from the rest of the circuit. In this case, due to the significant capacitive coupling between the address buses located on the chip with the maximum density, the change in potential of the part of the address buses is transmitted with a certain transmission coefficient to the address buses disconnected from the rest of the circuit. A change in the potential of the address bus caused by capacitive coupling between the buses can lead to a failure in the operation of the address decoder controlled by the address signals. The address transistors connected between the amplifier arm and the common power supply bus, in the case of low threshold voltages, can, with an address signal equal to a logical zero, be open and have significant conductivity, which leads to a decrease in the sensitivity and noise immunity of the differential amplifier and to a reduced the potential of a logical unit in one of the arms of the amplifier. Besides; The use of a reference voltage source that biases one of the inputs of the differential amplifier complicates the address buffer circuit and, in the case of low threshold voltages, limits the use of high-conductivity input transistors due to a significant decrease in the level of the logical unit in the amplifier arm. The purpose of the invention is to increase the speed of the address amplifier. The goal is achieved by the fact that the drain of the first key transistor is connected to the source of the first load transistor, to the gate of the second key transistor and to the address amplifier, which contains key transistors. the source of the address transistor, the drain of the second key transistor is connected to the source of the second load transistor and to the gate of the first key transistor, the bit transistors, whose sources are connected to the same power bus, the gates of the first and second discharge transistors are connected to the gates of the respective key transistors, the drain of the first discharge transistor is connected to the gate of the first load transistor, to the source of the first pre-charge transistor, and to the gate of the first repeater transistor, the drain of the second discharge transistor the transistor is connected to the gate of the second load transistor, to the source of the second pre-charge transistor and to the gate of the second repeating transistor, the gate of the first pre-charge transistor connected to the gate of the second pre-charge transistor and is a nepBtJM clock input of the amplifier; the drain of the first repeater transistor is connected to the drain of the second repeater transistor and is the second clock input of the amplifier; the drain of the first load transistor is connected to the drain of the second load transistor and The third clock input of the amplifier, the drains of the first and second load transistors are connected to a different power bus, the gate of the address transistor is the first control input of the amplifier, Third, fourth, fifth, sixth {seventh and eighth bit transistors, first and second charge transistors, third and fourth precharge transistors and capacitors, the first of which is connected between the drain and gate of the first discharge transistor and one power bus, are introduced , the second capacitor is connected between the gate of the third discharge transistor and the drain of the fourth discharge transistor, the third capacitor is connected between the gate of the fifth discharge transistor and the drain of the sixth discharge transistor, drain tert The first bit transistor is connected to the source of the first repeater transistor and the gates of the fourth, fifth and seventh bit transistors, the drain of the fifth discharge transistor is connected to the source of the second repeater transistor and to the gates of the third, sixth and eighth bit transistors, sources the third, fourth, fifth, sixth, seventh, and eight Mol7O gating transistors are connected to the same power bus, the drain of the fourth gaps transistor is connected to the gate of the first charging transistor and to the source of the third transistor the charge transistor, the gate of which is connected to the gate of the first pre-charge transistor, the drain of the sixth bit transistor is connected to the gate of the second charge-transistor and the source of the fourth pre-charge transistor, the gate of which is connected to the gate of the second pre-charge transistor, the source of the first charge transistor is connected to the drain of the seventh charging transistor and is one output of the amplifier, the source of the second charging transistor is connected to the drain of the eighth charging transistor and is the other output the amplifier, the drain of the first and second charging transistors, the third and fourth precharging transistors are connected to a different power bus, the drain of the address transistor is connected to the drain of the first load transistor. FIG. 1 shows the scheme of the proposed address amplifier; in fig. 2 - time diagram of his work. The address amplifier contains an address transistor 1, a capacitor 2 (balanced), charging transistors 3 and -4; front-loaded transistors 5 and capacitors 7 and 8 (transmitting), discharge transistors 9-14, sources 15 and 16 of repeating transistors, currents 17 and 18 of front-charging transistors 5 and b, power supply buses 19 and 20, amplifier output 21 (inverse ), output 22 amplifier (direct), clock input 23 (pulse charge), clock input 24 (differential amplifier power pulse), clock input 25 (dynamic repeater power pulse), address input 26, load transistors 27 and 28, the key transistors 29 and 30 are pre-charge transistors 31 and 32, the bit transistors 33 and 34, according to the secondary transistors 35 and 36, the sources 37 and 38 of the load transistors 21 and 28, and the gates 39 and 40 of the load transistors 27 and 28. During the waiting period (high signal level, the selection of the chip controlling the activation of the memory circuit) at the input 23 of the predar pulse Yes, the potential of the logical unit is maintained, which provides the precharge of the sources 17 and 18 and the gates 39 and 40 through the transistors 5 and 6 and the transistors 31 and 32. In turn, the charging transistors 3 and 4 gates of which are precharged provide the precharge of the outputs 21 and 22 inverse and direct address th signals. A logical zero potential is maintained at inputs 24 and 25 of the clock supply. At the same time, at the sources 37 and 38 of the first and second load transistors of the differential amplifier and at the sources 15 and 16, the potential of a logical zero is provided. When accessing the memory circuit at address input 26, the address information is set, the chip select signal takes on the value of logical zero, the memory circuit is switched to the active state. The clock generator located on the chip of the memory circuit forms a sequence of pulses controlling the operation of the entire circuit. At the input 23 of the precharge pulse, the potential of a logical zero and the precharge transistors 5, 6 and 31, 32 are disconnected from the tires pre-charged. When a clock power supply appears at the input 24 of the amplifier, the positive edge of the pulse through the open load transistors 27 and 28 begins the process of charging the amplifier shoulders. In this case, in the case of a high potential level at address input 26 (when matching the inputs of the memory circuit with the TTL circuits, the minimum level of the logical unit is 2.4 V) cc1 ... e the address transistor 1 is flowing, which causes the amplifier to unbalance since the total conductivity of the load transistor 27 and the address transistor 1 is higher than the conductivity of the load transistor 28, and, therefore, the potential growth rate at source 37 will be higher than at source 38. After the potential at source 37 exceeds the threshold voltage of the transistor Storey, the transistor 30 opens a key to prevent the growth potential at the source 38. At the same time begins to discharge the gate 40 of the load transistor 28 through the discharge transistor 34 and the transistor 28 is locked. A further increase in potential at gate 39 leads to the final establishment of potentials at all points of the amplifier. At the positive edge of the pulse, which occurs with a small delay relative to the pulse 24, which appears at the input 25 of the clock power of the repeaters, the source 15 begins to charge through the open transistor 35. The transistor 36, whose gate is discharged using , is closed, and the charge of the source 16 does not occur. The growth of the potential at source 15 leads to unlocking the discharge transistor 11, the discharging output 21 of the inverse address signal, unlocking the discharging transistor 10 disrupting the gate of the charging transistor 3, and unlocking the discharging discharge transistor 12, which prevents potential growth at the source 16. The potential change at the source 15 is transmitted by means of the transmitting capacitor 8 to the source 18 with the transfer coefficient where C ,, is the capacity of the transmitting capacitor 8; - parasitic capacitance of the source 18. The total potential at the source 18 may exceed, with a sufficiently high value of the transfer coefficient, the voltage of the power source. In this case, the charging transistor 4 opens and additionally charges the output 22 of the forward address signal, preventing the potential at the output 22 from decreasing due to capacitive coupling with the discharging output 21 of the inverse address signal and other unloading address buses at source 16 in case of occurrence of a positive

фронта импульса на входе 25 тактового питани  в момент неполного разр да затвора транзистора 36.of the front of the pulse at the input of 25 clock power at the moment of incomplete discharge of the gate of the transistor 36.

Дл  случа  низкого потенциала на адресной шине 26 (при согласовании входов схемы пам ти с ТТЛ схемами максимальный уровень логического нул  равен 0,8 В) суммарна  проводимость нагрузочного транзистора 27 и адресного транзистора 1 (он заперт или же открыт небольшим потенциалом меньше проводимости нагрузочного транзистора 28 благодар  небольшой разнице в ширине каналов транзисторов 27 и 28. For a case of low potential on the address bus 26 (when matching the inputs of the memory circuit with TTL circuits, the maximum logic zero level is 0.8 V) the total conductivity of the load transistor 27 and the address transistor 1 (it is locked or open with a small potential less than the conductivity of the load transistor 28 due to the small difference in the width of the channels of the transistors 27 and 28.

Скорость роста потенциала на истоке 38 будет выше, чем на истоке 37 и, после того как потенциал на истоке 38 превысит пороговое напр жение , открываетс  ключевой транзистор 29, преп тствующий росту потенциала на истоке 37 и открываетс  разр дный транзистор 33, разр жа  затвор 39- нагрузочного транзистора 27. Нагрузочный транзистор 27 запираетс  и на истоке 37 устанавливаетс  потенциал логического нул , в то врем  как на истоке 38 и затворе 40 растет потенциал на прот жении всей длительности фронта импульса н входе 24.The potential growth rate at the source 38 will be higher than at the source 37, and after the potential at the source 38 exceeds the threshold voltage, the key transistor 29 opens, preventing the potential at the source 37 from growing and the discharge transistor 33 opens. - a load transistor 27. The load transistor 27 is locked and a potential zero is established at source 37, while at source 38 and gate 40 the potential increases over the entire duration of the pulse front on input 24.

По вление положительного фронта импульса на тактовом входе 25 приводит к зар ду истока 16 через открытый транзистор 36. Открытые разр дные транзисторы 13 и 14 обеспечивают разр д затвора зар дного тра зистора 4 и разр д выхода 22 соответственно . Изменение потенциала на истоке 16 передаетс  через передающий конденсатор 7 на исток 17, повыша  его потенциал до необходимого уровн . Зар дный транзистор 3 открываетс  и дополнительно зар жает выход 21.The occurrence of a positive pulse front at the clock input 25 leads to the charge of the source 16 through the open transistor 36. The open discharge transistors 13 and 14 provide the gate discharge of the charging transistor 4 and the discharge output 22, respectively. The change in potential at source 16 is transmitted through transmitting capacitor 7 to source 17, raising its potential to the required level. The charging transistor 3 opens and additionally charges the output 21.

Дл -правильной работы усилител  оба его плеча должны иметь одинаковую емкостную нагрузку, так что подключение истока адресного транзистора к одному из плеч ДУ должно быть компенсировано подключением конденсатора 2 к другому плечу.For correct operation of the amplifier, both of its arms must have the same capacitive load, so that the connection of the source of the address transistor to one of the arms of the remote control must be compensated by connecting the capacitor 2 to the other shoulder.

После окончани  сигнала Выбор кристалла происходит восстановление начального состо ни  схемы. На входе 24 по вл етс  потенциал логического нул , что обеспечивает разр д плеча усилител , зар женного при обращении. На входе 25 по вл етс  потенциал логического нул , что обеспечивает разр д стока транзистора повторител , зар женного при обращении. На входе 23 по вл етс  потенциал логической единицы, транзисторы предзар да открываютс  и зар жают затворы нагрузочного и зар дного транзисторов, разр женныхAfter the termination of the signal. Choosing a crystal, the initial state of the circuit is restored. At the input 24, a potential of a logical zero appears, which ensures the discharge of an amplifier arm charged during circulation. At the input 25, a potential of zero appears, which ensures the discharge current of the repeater of the repeater charged during its operation. At the input 23, the potential of a logical unit appears, the pre-charge transistors open and charge the gates of the load and charge transistors discharged

при обращении к схеме пам ти, вслед за этим зар жаютс  и выходы пр мого .или инверсного адресного сигнала. При этом шина адресного сигнала, имевша  при обращении к схеме пам ти высокий потенциал, сохран ет его при переводе схемы в режим ожидани . Уменьшение этого потенциала до исходного может происходить лишь за счет токов утечки. Однако дл  работы дешифратора адреса, управл емого предзар женными адресными шинами, така  неопределенность потенциала адресных шин несущественна. Об зательным условием здесь  вл етс  поддержание потенциала адресной шины не ниже определенного уровн , запирающего адресные транзисторы дешифратора. Максимальный потенциал на адресной шине при этом будет равен напр жению источника питани .when accessing the memory circuit, after that, the outputs of the direct or inverse address signal are also charged. At the same time, the bus of the address signal, which had a high potential when accessing the memory circuit, saves it when the circuit is placed in the standby mode. The reduction of this potential to the original can occur only due to leakage currents. However, for the operation of an address decoder controlled by pre-charged address buses, such uncertainty of the potential of the address buses is insignificant. A prerequisite here is to keep the address bus potential not below a certain level, blocking the decoder address transistors. The maximum potential on the address bus in this case will be equal to the voltage of the power source.

Включение адресного транзистора 1 между входом 24 тактового питани  и плечом усилител  позвол ет избежать уменьшени  потенциала логической единицы плеча усилител  дл  случа  низкого потенциала адресного сигнала (уровн  логического нул ), превышающего пороговое напр жение адресного транзистора. Существование даже небольшой проводимости адресного транзистора в этом случае приводит к уменьшению разбаланса усилител  на начальном участке фронта импульса, включающего усилитель. В предлагаемой схеме опасность уменьшени  разбаланса снижена благодар  тому, что повышающийс  потенциал плеча усилител  запирает адресный транзистор. Ток, проход щий через него, быстро уменьшаетс  и, в случае небольшого открывающего потенциала пор дка 100200 мВ адресный транзистор переходит в режим отсечки задолго до достижени  одним из плеч усилител  потенциала, равного пороговому напр жению .The inclusion of the address transistor 1 between the input 24 of the clock supply and the amplifier arm avoids a decrease in the potential of the logical unit of the amplifier's arm for the case of a low potential of the address signal (logic level zero) exceeding the threshold voltage of the address transistor. The existence of even a small conductivity of the address transistor in this case leads to a decrease in the unbalance of the amplifier in the initial part of the front of the pulse, including the amplifier. In the proposed scheme, the risk of reducing the imbalance is reduced due to the fact that the increasing potential of the amplifier's shoulder locks the address transistor. The current passing through it is rapidly reduced and, in the case of a small opening potential of about 100,200 mV, the address transistor switches to cut-off mode long before one of the arms of the amplifier reaches a potential equal to the threshold voltage.

Уменьшение проводимости адресного транзистора на фронте импульса тактового питани , включающего, усилитель имеет место и в случае логической единицы -на адресном входе. Однако в современных П-канальных ИС пам ти величины пороговых напр жений транзисторов достигают весьма низких значений (около 0,8 В и меньше) вследствие чего адресный транзистор будет сильно открыт даже минимальным потенциалом логической единицы на адресном входе (минимальный потенциал логической единицы адресного сигнала равен 2,4 В) при потенциале плеча усилител , равном пороговому напр жению транзистора.A decrease in the conductivity of the address transistor at the front of the clock supply pulse, including, the amplifier occurs in the case of a logical unit — at the address input. However, in modern P-channel ICs, the threshold voltage values of transistors reach very low values (about 0.8 V and less), as a result of which the address transistor will be heavily opened even by the minimum potential of a logical unit at the address input 2.4 V) at the potential of the amplifier arm equal to the threshold voltage of the transistor.

Предлагаемое устройство обладает более высоким быстродействием по сравнению с известным прежде всегоThe proposed device has a higher speed compared with the known first

благодар  использованию предзар да шин пр мого и инверсного адресных сигналов, причем генератор тактовых импульсов, управл ющий включением адресного усилител , переключает не адресные шины, обладающие значительной емкостью, а лишь емкости затворов разр дных транзисторов (эти емкости могут отличатьс  в дес ть раз), что позвол ет уменьшить мощность, рассеиваемую генератором тактовых импульсов и упрощает задачу формировани  фронтов импульсов с минимальной длительностью.due to the use of a precharge of direct and inverse address buses, the clock pulse generator controlling the switching of the address amplifier switches not address buses with a significant capacity, but only the capacitors of the gates of the discharge transistors (these capacitances can differ by ten times), which reduces the power dissipated by the clock pulse generator and simplifies the task of shaping the pulse fronts with a minimum duration.

Введение разр дных транзисторов 9 и 12, которые в совокупности с транзисторами 35 и 36 образуют втоой усилитель, позвол ет дополнительно увеличить быстродействие устройства благодар  по вившейс  возможности включать импульс тактового питани  на входе 25 сразу после по влени  небольшого разбаланса (достаточно 100-200 мВ) на затворах 39 и 40, а не дожида сь полного разр да одного из них. Использование разр дных транзисторов 9 и 12 позвол ет также снизить требовани , к жес-гкой синхронизации импульсов тактового питани  на входах 24 и 25, так как теперь не требуетс  выдерживать определенный интервал времени между импульсами.The introduction of the bit transistors 9 and 12, which together with the transistors 35 and 36 form the second amplifier, makes it possible to further increase the speed of the device due to the increased ability to turn on the clock supply pulse at the input 25 immediately after a slight imbalance appears (100-200 mV is enough) on valves 39 and 40, rather than waiting for the full discharge of one of them. The use of gating transistors 9 and 12 also makes it possible to reduce the requirements for the hard synchronization of clock power pulses at the inputs 24 and 25, since now it is not necessary to withstand a certain time interval between pulses.

Снижение требований к синхронизации импульсов тактового питани  увеличивает помехоустойчивость устройства и его надежность. Разр дные транзисторы 9 и 12 обеспечивают подавление помех, возникающих в адресном усилителе в виде паразитного роста потенциала на выходе повторител , затвор которого разр жен не полностью, а наличие зар дных транзисторов 3 и 4 предотвращает возможное падение потенциала логической единицы на выходе устройства, имеющее место из-за значительной емкостной св зи между выходами пр мых и инверсных адресных сигналов всех адресных усилителей, расположенных на кристалле ИС пам ти, что дополни5 тельно повышает помехоустойчивость и надежность работы схемы.Reducing the requirements for synchronization of clock power pulses increases the immunity of the device and its reliability. Bit transistors 9 and 12 provide suppression of interference in the address amplifier in the form of parasitic potential growth at the output of the repeater, the gate of which is not completely discharged, and the presence of charging transistors 3 and 4 prevents the potential drop of the logical unit at the output of the device that occurs due to the significant capacitive coupling between the outputs of the direct and inverse address signals of all address amplifiers located on the chip of the memory IC, which additionally increases the noise immunity and reliability operation of the circuit.

Claims (1)

АДРЕСНЫЙ УСИЛИТЕЛЬ, содержащий ключевые транзисторы, истоки которых подключены к одной шине питания, сток первого ключевого транзистора подключен к истоку первого нагрузочного транзистора, к затвору второго ключевого транзистора и к истоку адресного транзистора, сток второго ключевого транзистора подключен к истоку второго нагрузочного транзистора и к затвору первого ключевого транзистора, разрядные транзисторы, истоки которых подключены к одной шине питания, затворы первого и второго разрядных транзисторов подключены к затворам соответствующих ключевых транзисторов,сток первого разрядного транзистора подключен к затвору первого нагрузочного транзистора, к истоку первого предзарядного транзистора и к затвору первого повторяющего транзистора, сток второго разрядного транзистора подключен к затвору второго нагрузочного транзистора, к истоку второго предзарядного транзистора и к затвору второго повторяющего транзистора, затвор первого предзарядного транзистора подключен к затвору второго предзарядного транзистора и является первым тактовым входом усилителя, сток первого повторяющего транзистора подключен к стоку второго повторяющего транзистора и является вторым тактовым входом усилителя, сток первого нагрузочного транзистора подключен к стоку второго . нагрузочного транзистора и является третьим тактовым входом усилителя, стоки первого и второго нагрузочного' транзисторов подключены к другой шине питания, затвор адресного транзистора является первым управляющим входом усилителя, о тличающийся тем, что, с целью повышения быстродействия усилителя, он содержит третий, четвертый, пятый,шестой седьмой и восьмой разрядные транзисторы,первый и второй зарядные транзисторы,третий и четвер тый предзарядные транзисторы и конденсаторы, первый из которых включен между стоком и затвором первого разрядного транзистора и одной шиной питания, второй конденсатор включен' между затвором третьего разрядного транзистора и стоком четвертого разрядного транзистора, третий конденсатор включен между затвором пятого разрядного транзистора и стоком шестого разрядного транзистора, сток третьего разрядного транзистора подключен к истоку первого повторяющего транзистора и к затворам четвертого, пятого и седьмого разрядных транзисторов, сток пятого разрядного транзистора подключен к истоку второго повторяющего транзистора и к затворам третьего, шестого и восьмого разрядных транзисторов, истоки третьего, четвертого, пятого, шестого, седьмого и восьмого разрядных транзисторов подключены к одной шине питания, сток четвертого разрядного транзистора подключен к затвору первого зарядного транзистора и к стоку третьегоAn ADDRESS AMPLIFIER containing key transistors whose sources are connected to one power bus, the drain of the first key transistor is connected to the source of the first load transistor, to the gate of the second key transistor and to the source of the address transistor, the drain of the second key transistor is connected to the source of the second load transistor and to the gate the first key transistor, bit transistors, the sources of which are connected to one power bus, the gates of the first and second bit transistors are connected to the gates with corresponding transistors, the drain of the first discharge transistor is connected to the gate of the first load transistor, to the source of the first precharge transistor and to the gate of the first repetitive transistor, the drain of the second discharge transistor is connected to the gate of the second load transistor, to the source of the second precharge transistor and to the gate of the second repeat transistor, the gate of the first pre-charge transistor is connected to the gate of the second pre-charge transistor and is the first clock input of the amplifier , the drain of the first repeating transistor is connected to the drain of the second repeating transistor and is the second clock input of the amplifier, the drain of the first load transistor is connected to the drain of the second. load transistor and is the third clock input of the amplifier, the drains of the first and second load 'transistors are connected to another power bus, the gate of the address transistor is the first control input of the amplifier, characterized in that, in order to increase the speed of the amplifier, it contains a third, fourth, fifth , the sixth seventh and eighth bit transistors, the first and second charge transistors, the third and fourth pre-charge transistors and capacitors, the first of which is connected between the drain and the gate of the first a discharge transistor and one power bus, a second capacitor is connected between the gate of the third discharge transistor and the drain of the fourth discharge transistor, a third capacitor is connected between the gate of the fifth discharge transistor and the drain of the sixth discharge transistor, the drain of the third discharge transistor is connected to the source of the first repeating transistor and to the gates of the fourth , fifth and seventh bit transistors, the drain of the fifth bit transistor is connected to the source of the second repeating transistor and to the gates t etego, sixth and eighth discharge transistors, the sources of the third, fourth, fifth, sixth, seventh and eighth bit transistors are connected to one power line, a drain of the fourth transistor is connected to the discharge gate of the first transistor and the battery to the drain of the third 98Ζ29πΓ OS предзарядного транзистора, затвор которого подключен к затвору первого предзарядного транзистора, сток шестого разрядного транзистора подключен к затвору второго зарядного транзистора и истоку четвертого предзарядного транзистора, затвор которого подключен к затвору второго предзарядного транзистора, исток первого зарядного транзистора подключен к стоку седьмого зарядного тран зистора и является одним выходом усилителя, исток второго зарядного транзистора подключен к стоку восьмого зарядного транзистора и является другим выходом усилителя, стоки первого и второго зарядных транзисторов, третьего и четвертого предэарядных транзисторов подключены к другой шине питания, сток адресного транзистора подключен к стоку первого нагрузочного транзистора.98Ζ29πΓ OS of the pre-charge transistor, the gate of which is connected to the gate of the first pre-charge transistor, the drain of the sixth bit transistor is connected to the gate of the second charge transistor and the source of the fourth pre-charge transistor, the gate of which is connected to the gate of the second pre-charge transistor, the source of the first charge transistor is connected to the drain of the seventh and is one output of the amplifier, the source of the second charging transistor is connected to the drain of the eighth charging transistor and is another the output of the amplifier, the drains of the first and second charge transistors, the third and fourth pre-charge transistors are connected to another power bus, the drain of the address transistor is connected to the drain of the first load transistor.