SU1062678A1

SU1062678A1 - Communication device for computer system

Info

Publication number: SU1062678A1
Application number: SU823411721A
Authority: SU
Inventors: Владимир Николаевич Заблоцкий; Василий Васильевич Грек; Виктор Евгеньевич Спасский; Александр Вадимович Яскульдович
Original assignee: Предприятие П/Я М-5339
Priority date: 1982-03-23
Filing date: 1982-03-23
Publication date: 1983-12-23

Abstract

1. УСТРОЙСТВО СВЯЗИ ДЛЯ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ, содержащее первую матрицу каналов обмена .размерностью M-N (где М - количество строк, (i - количество столбцов матрицы ) , первый управл ющий вход каждого из которых соединен с выходом генератора тактовых импульсов, первый информационный выход канала обмена tn -ой строки п -го столбца первой матрицы (,М; п-1 ) св зан с первым информационным входом канала обмена (т+1)-ой строки,tt -го столбца первой матрицы, первый информационный выход канала обмена М-ой строки П -го столбца первой матрицы соединен с первым информационным входом канала обмена первой строки ti -го столбца первой матрицы , второй информационный выход канала обмена Щ -ой строки fit-го столбца первой матрицы соединен с вторым информационнь м входом канала, обменат-ой строки (ц-И)-го столбца первой матрицы, второй информацион- ный выход канала обмена tn-ой строки. N-ro столбца первой матрицы соединен с вторым информационным входом канала обмена п-ой строки первого столбца первой матрицы,третьи информационные вход и выход, второй управл ющий и управл ющий выход канала обмена W -ой строки Л1 -го столбца первой матрицы вл ютс соответствующей подгруппой первой группы входов и выходов устройства, причем каждый канал обмена содержит первые и втсфые приемные, передающие и буферные регистры, регистр адреса, блок сравнени , узел коммутации управл ющих сигналов, первый и второй блоки элементов И и управл ющий регистр, первым входом соединенный с первым управд нвдим входом канала обмена, первым входом узла коммутации управл ющих сигналов и управл ющими входами первого и второго приемных регистров, информационные взводы которых соединены соответственно с первым и вторым информационными входами канала обмена, а инфор1 мационные выходы - соответственно с первым и вторым информационными СЛ входами блока сравнени , третий информационный вход которого соединен с выходом регистра адреса и первым информационным входом первого бу .а ферного регистра, второй информацион ный вход которого и информационный выход второго буферного регистра соединены соответственно с третьими. О информационными входом и выходом з:) канала обмена, а управл ющие входы соответственно с первым и вторым ю з: выходами узла коммутации управл ющих сигналов, вторым и третьим входами соединенного соответственно с Nl Ж управл ющим выходом блока сравнени и первым выходом управл ющего регистра , второй вход которого соединен с третьим выходом узла коммутации управл ющих сигналов,четвертым выходом соединенного с управл ющими входами первого и второго блоков элементов И, а четвертым входом и п тым выходом - соответственно с вторым управл ющим входом и управл ющим выходом кансша обмена, первый и второй информационные выходы которого соединены с информационными выходами соответственно первого и1. A COMMUNICATION DEVICE FOR A COMPUTING SYSTEM containing the first exchange channel matrix MN (where M is the number of rows, (i is the number of matrix columns), the first control input of each of which is connected to the output of the clock generator, the first information output of the exchange channel tn -th row of the nth column of the first matrix (, M; n-1) is associated with the first information input of the exchange channel (m + 1) -th row, tt -th column of the first matrix, the first information output of the exchange channel M-th rows of the nth column of the first matrix are connected with the first information input of the exchange channel of the first row of the ti-th column of the first matrix, the second information output of the exchange channel of the U-th row of the fitth column of the first matrix is connected to the second information input of the channel, the exchange of the row (c-I) of the -th column the first matrix, the second information output of the tn-th exchange channel; the Nth column of the first matrix is connected to the second information input of the exchange channel of the nth row of the first column of the first matrix, the third information input and output, the second control and control output channel about The exchange of the W-th L1-th row of the first matrix is the corresponding subgroup of the first group of inputs and outputs of the device, each exchange channel containing the first and the receiving, transmitting and buffer registers, the address register, the comparison unit, the control switching node, the first and the second block of the AND elements and the control register, the first input connected to the first control input of the exchange channel, the first input of the switching node of the control signals and the control inputs of the first and second receiving registers, info The memory platoons of which are connected respectively to the first and second information inputs of the exchange channel, and the information outputs are connected respectively to the first and second informational SL inputs of the comparison unit, the third information input of which is connected to the output of the address register and the first information input of the first buer fer register, the second information input of which and the information output of the second buffer register are connected respectively to the third. About the information input and output 3) of the exchange channel, and the control inputs, respectively, with the first and second parts: the outputs of the control switching unit, the second and third inputs connected, respectively, to the control output of the comparison unit and the first output of the control register , the second input of which is connected to the third output of the switching node of the control signals, the fourth output connected to the control inputs of the first and second blocks of elements I, and the fourth input and the fifth output respectively to the second input control input and control output of the exchange exchange, the first and second information outputs of which are connected to the information outputs of the first and

Description

второго передающих регистров, о т .л и ;Ч а ю щ е е с тем, что, с целью повышени пропускной способности устройства, в него введены К-1 матриц каналов обмена, а в каждый канал обмена введены третьи приемный и передающий регис тры, пер вый, второй, третий и четвертый мультиплексоры, регистр,управлени четвертым мультиплексором, блок управлени первым, вторым и третьим мультиплексор миу третий блок элеметов И, распределитель имп льсов и счетчик, причем четвертый информационный выход канала обмена m -ой строки 1 -го столбца к-ой матрицы (к t: 1,К) соединен с четвертым информационным входом канала обмена т-ой строки п -го столбца (к+1)-ой матрицы, четвертый информационный выход канала обмена hi -ой строки столбца к-ой матрицы соединен с четвертым информационным входом канала обмена Ип-ой строки п -го столбца первой матрицы, в каждом канале обмена выход счетчика соединен с первым управл ющимм входом блока управлени первым/ вторым и третьим мультиплексорами, второй управл ющи вход которого соединен с входом распределител и шyльcoв, первым управл ющим входом канала обмена, первыми входами регистра управлени четБпртым мультиплексором и счетчика , вторым входом соединенного с первым выходом распределител импулсов , второй и третий выходы которог соединены соответственно с третьим управл ющим входом блока управлени первым, вторым и третьим мультиплексорами и управл ющими входами первого, второго и- третьего передающих регистров, а четвертый и п тый выходы - соответственно с п тым входом узла коммутации управл ющих с; гналов и третьим входом упра.вл ющего регистра, вторым выходом соединенного с четвертым управл ющим входом блока управлени , первым, вторым и третьим мультиплексорами, первый выход которого соединен с шестым входом узла коммутации управл юии .1х сигналов, шестым, четвертым, н седьмым выходами соединенного сооветственно с вторым входом регистра управлени четвертым мультиплексором , управл ющим входом третьего блока элементов И и п тым управл ющим входом блока, управлени первым, вторым и третьим мультиплексорами, четвертый информационный вход блока сравнени соединен с информационным выходом третьего приемного регистра а инфорг-шционный выход - с информационными входами первого, второго и третьего блоков элементов И, информационными выходами соединенных соответственно с первым, вторым итретьим информационными входами блока управлени мультиплексорами, второй , третий и четвертый выходы которого соединены с управл ющими входами , соответственно первого, второго и третьего мультиплексоров, управл ющий вход четвертого мультиплексора соединен с выходом регистра управлени четвертым мультиплексором, информационные входы первого, второго .и третьего передающих регистров и второго буферного регистра соединены соответственно с выходами первого, второго, третьего и четвертого мультиплексоров , первыми, вторыми и третими информационными входами соединенных соответственно с информационными выходами первого, второго и третьего приемных регистров,, информационный . выход первого буфернохо регистра соединен с четвертыми информационными входами первого, второго и третьего мультиплексоров, управл ющий вход третьего приемного регистра соединен с первьам управл ющим входом канала обмена, четвертые информационные вход и выход которого св заны соответственно с информационным входом третьего приемного регистра и информационным выходом третьего передающего регистра.of the second transmitting registers, about t. I and; and so that, in order to increase the capacity of the device, K-1 exchange channel matrices are inserted into it, and third receiving and transmitting registers are entered into each exchange channel , first, second, third, and fourth multiplexers, register, control of the fourth multiplexer, control unit of the first, second, and third multiplexer; third unit of AND blocks, impulse distributor, and counter, the fourth information output of the exchange channel of the mth row of the 1st column of the k-th matrix (k t: 1, K) with dinene with the fourth information input of the exchange channel of the t-th row of the n-th column of (k + 1) -th matrix, the fourth information output of the exchange channel of the hi-row of the column of the k-th matrix is connected to the fourth information input of the exchange channel of the Ip-th row of n th column of the first matrix, in each exchange channel, the counter output is connected to the first control input of the first / second and third multiplexer control unit, the second control input of which is connected to the distributor input and the first control input of the exchange channel, the first inputs the control register of the multiplexer and the counter, the second input of the distributor of impulses connected to the first output, the second and third outputs of which are connected respectively to the third control input of the control unit of the first, second and third multiplexers and control inputs of the first, second and third transmitting registers, and the fourth and fifth outputs, respectively, with the fifth input of the switching node of the control c; and the third input of the control register, the second output connected to the fourth control input of the control unit, the first, second and third multiplexers, the first output of which is connected to the sixth input of the switching node of the control .1x signals, sixth, fourth, seventh outputs connected, respectively, with the second input of the control register of the fourth multiplexer, the control input of the third block of elements And and the fifth control input of the block, control of the first, second and third multiplexers, the fourth information The input input of the comparison unit is connected to the information output of the third receiving register and the information output to the information inputs of the first, second and third blocks of elements AND, information outputs connected respectively to the first, second and third information inputs of the multiplexer control unit, the second, third and fourth outputs which is connected to the control inputs of the first, second and third multiplexers, respectively, the control input of the fourth multiplexer is connected to the output register The fourth control multiplexer, the information inputs of the first, second and third transmitting registers and the second buffer register are connected respectively to the outputs of the first, second, third and fourth multiplexers, the first, second and third information inputs connected respectively to the information outputs of the first, second and third receivers registers ,, informational the output of the first buffer register is connected to the fourth information inputs of the first, second and third multiplexers, the control input of the third receiving register is connected to the first control input of the exchange channel, the fourth information input and output of which are connected respectively to the information input of the third receiving register and the third information input transfer register.

2. Устройство по п, 1, отличающеес тем, что блок управле и первым, вторым и третьим мультиплексорами содержит первый, второй и третий узлы управлени мультиплексором , каждый из которых содержит входной и выходной регистры, схему сравнени , триггер зан тости узла и регистр управлени мультиплексором, причем первые информационные входы входных регистров первого, второго и третьего узлов управлени мультиплексором соединены соответственно с выходами выходных регистров третьего , первого и второго узлов управлени мультиплексором, вторые информационные входы - соответственно с первым, вторым и третьим информационными входами блока, а первые и вторые управл ющие входы - соответственно с третьим и четвертым управл ющими входами блока, в каждом узле управлени мультиплексором выход входного регистра соединен с информационными входам - выходного регистра , схемы сравнени и регистра управлени мультиплексором, первые управл ющие входы которых подключены соответственно к третозму, первому и второму управл ющим входам блока, а вторые управл ющие входы - соответственно к первому выходу схемы сравнени , первому выходу триггера зан тости узла и п тому управл ющему входу блока, третий управл ющий вход выходного регистра соединен с вторым выходом схемы сравнени , третьим управл ющим входом регистра управлени мультиплексором и первым входом триггера зан тости узла, вторые вход и выход которого подключены соо гветственно к, второму управл ющему входу2. The device according to claim 1, wherein the control unit and the first, second and third multiplexers comprise first, second and third multiplexer control nodes, each of which contains input and output registers, a comparison circuit, a node trigger trigger and a control register a multiplexer, the first information inputs of the input registers of the first, second and third control nodes of the multiplexer are connected respectively to the outputs of the output registers of the third, first and second control nodes of the multiplexer, the second e information inputs - respectively with the first, second and third information inputs of the block, and the first and second control inputs - respectively with the third and fourth control inputs of the block, in each multiplexer control node, the output of the input register is connected to information inputs - output register, circuit comparison and control multiplexer registers, the first control inputs of which are connected respectively to the tertozm, the first and second control inputs of the block, and the second control inputs, respectively to the first output of the comparison circuit, the first output of the node occupation trigger and the fifth control input of the block, the third control input of the output register is connected to the second output of the comparison circuit, the third control input of the control register multiplexer and the first input of the node trigger trigger, the second input and the output of which is connected respectively to the second control input

и первому выходу блока, выход регистров управлени мультиплексорами первого, второго и третьего узлов управлени мультиплексором вл ютс соответственно вторым, третьим и четвертым выходами блока.and the first output of the block, the output of the control registers of the multiplexers of the first, second and third control nodes of the multiplexer are the second, third and fourth outputs of the block, respectively.

Изобретение отнрситс к вычислительной технике и может быть использовано в мультипроцессорных вычислительных системах.The invention relates to computing and can be used in multiprocessor computing systems.

Известны устройства св зи дл вычислительной системы, содержащие бло синхронизации и М блоков сопр жени , каждый из которых включает приемный и передающий регистры/ распределител импульсов, управл ющий регистр, узел коммутации управл ющих сигналов, схему сравнени , узел синхронизации, первый, второй и третий буферные регистры , элементы ИЛИ, регистр адреса , регистр состо ни и коммутатор информации Г .Communication devices for a computing system are known, comprising a synchronization unit and M interface units, each of which includes a receiving and transmitting registers / pulse distributor, a control register, a control switching node, a comparison circuit, a synchronization node, the first, second and third buffer registers, OR elements, address register, status register and information switch G.

Недостаток этих устройств состоит в низком быстродействии.The disadvantage of these devices is low speed.

Наиболее близким по технической сущности к предлагаемому вл етс устройство св зи дл вычислительной системы, содержащее блок формировани тактовых импульсов и матрицу каналов обмена размерностью М N (где М - количество строк, VI - количество столбцов матрицы), причем каждый канал обмена содержит первые приемный и передающий регистры, вторые приемный и передающий регистры, первый и второй элементы ИЛИ, первый и второй элементы И, блок сравнени , регистр адреса, управл ющий регистр, блок выбора магистрали, регистр признака передачи, блок коммутации-управл ющи сигналов и первый, второй,третий и . четвертый и п тый буферные регистры 2 .The closest in technical essence to the present invention is a communication device for a computing system containing a clock pulse shaping unit and an exchange channel matrix of dimension M N (where M is the number of rows, VI is the number of matrix columns), each exchange channel containing the first receiving and transmitting registers, second receiving and transmitting registers, first and second OR elements, first and second AND elements, comparison block, address register, control register, trunk selection block, transfer indication register, block switching-control signals and the first, second, third and. fourth and fifth buffer registers 2.

Недостаток этого устройства состоит в низкой пропускной способности котора снижаетс по мере увеличени числа подключаемых модулей, в результате чего увеличиваетс врем обмена сообщени ми между модул ми вычислительной системы.The disadvantage of this device is the low bandwidth which decreases as the number of plug-in modules increases, as a result of which the exchange of messages between the modules of the computing system increases.

Целью изобретени вл етс повышение пропускной способности устройства .The aim of the invention is to increase the capacity of the device.

Поставленна цель достигаетс тем, что в устройство, содержащее первую матрицу каналов обмена размерностью M-N (где М - количество строк, N - количество столбцов матри .цы), первый управл ющий вход которых соединен с выходом генератора тактовых импульсов., первый информационный выход канала обмена Гц -oift строки й--го столбца первой матрицы ( п - 1,ц ) св зан с первым информационным входом канала обмена (П+1)-ойстроки ft-го столбца первой матрицы, первый информационный выход канала обмена М-ой строки И -го столбца первой матрицы соединен .с первым информационным входом канала обмена первой строки И -го столбца первой матрицы, ко второй информационный выход канала обмена m -ой строки tt -го столбца первой матрицы соединен с вторым информационным входом канала обмена п -ой строки (n + D-ro столбца первой матрицы, второй информационный Выход канала обмена tn -ой строки N -го столбца первой матрицы соединен с вторым информационным входом канала обмена tn-ой строки первого столбца первой матрицы, третьи информационные вход и выход, второй управл ющий вход и управл ющий выход канала обмена )11-о строки п .-го столбца первой матрицы вл ютс соответствующей подгруппой первой группы входов и выходов устройства , причем каждый канал обмена содержит первые и вторые приемные, передающие и буферные регистры, регистр адреса, блок сравнени , узел коммутации управл ющих сигнгшов, первый и второй блоки элементов И и управл ющий регистр, первым входо соединенный с первым управл ющим входом канала обмена, первым входом узла коммутации управл ющих сигналов и управл ющими входами первого и второго приемных регистров, информационные входы которых соединены соответственно с первым и вторым информационными входами канала обмена , а информационные выходы - соответственно с первым и вторым информационными входами блока сравнени , третий информационный вход которого соединен с выходом регистра адреса и первым информационным входом первого буферного регистра, второй информационный вход которого и информационный выход второго буферного регистра соединены соответственно с третьими информационными входом и выходом канала обмена, а управл ющие входы - соответственно с первым и вторым выходами узла ком мутации управл ющих сигналов, вторым и третьим входами соединенного соответственно с управл ющим выходом блока сравнени и первым выходом управл ющего регистра, второй вход которого соединен с третьим выходом узла коммутации управл ющих сигналов, четвертым выходом соединенного с управл ющими входами первого и второго блоков элементов И, а четвертым входом и п тым выходом соответственно с вторым управл ющим входом и управл ющим выходом канала о.бмена, первый и второй информацион ные выходы которого соединены с информационными выходами соответстве но первого и второго передающих регистров, введены К-1 матрицканалов обмена, а в каждый канал обмена введены третьи приемный и передающи регистры, первый, второй, трети и четвертый мультиплексоры, регистр управлени четвертым мультиплексоро блок управлени первым, вторым и третьим мультиплексорами, третий бл элементов И,распределитель импульсов и рчетчик, причем четвертый информационный выход канала обмена tn-ой строки п -го столбца к-ой матр цы () соединен с четвертым информационным входом канала обмена т-ой строки П-го столбца {К+1)-ой матрицы,четвертый информационный вы ход канала обмена т-ой строки и -г столбца к-ой матрицы соединен с чет вертым информационным входом канала обмена П -ой строки 11 -го столбца первой матрицы, в каждом канале обмена выход счетчика соединен с первым управл ющим входом блока управлени первым, вторым и третьим, муль типлексорами, второй, управл ющий вход которого соединен с входом рас пределител импульсов, первым управ л ющим входом канала обмена, первыми входами регистра управлени четвертым мультиплексором и счетчика, вторым входом соединенного с первым выходом распределител импульсов, второй и третий выходы которого сое динены соответственно с третьим управл ющим входом блока управлени первым, вторым и третьим мультиплек сорами и управл ющими входами первого , второго и третьего передающих регистров, а четвертый и п тый выходы - соответственно с п тым входом узла коммутации управл ющих сигналов и третьим входом управл ющего регистра, вторым выходом соединенного с четвертым управл ющим входом блока управлени первым, вторым и третьим мультиплексорами, первый выход которого соединен с шестым входом узла коммутации управл ющих сигналов , шестым, четвертьом и седьмым выходами соединенного соответственно с вторым входом регистра управлени четвертым мультиплексором, управл ющим входом третьего блока элементов И и п тым управл ющим входом блока управлени первым, вторым и третьим мультиплексорами, четвертый информационный вход блока сравнени соединен с информационным выходом третьего приемного регистра, а информационный выход - с информационными входами первого, второго и третьего блоков элементов И, информационными выходами соединенных соответственно с первым, вторым и третьим информационными входами блока управлени первым, вторым и третьим мультиплексорами , второй, третий и четвертый выходы которого соединены с управл ющими входами соответственно первого , второго и третьего мультиплексоров , управл ющий вход четвертого мультиплексора соединен с выходом регистра управлени четвертым мультиплексором , информационные входы первого, второго и третьего передающих регистров и второго буферного регистра соединены соответственно с выходами первого, второго, третьего и четвертого мультиплексоров, первыми вторыми и третьими информационными входами соединенных соответственно с информационными выходами первого , второго и третьего регистров, информационный выход первого буферного регистра соединен с четвертыми, информационными входами первого, второго и третьего мультиплексоров, управл ющий вход третьего приемного регистра соединен с первым управл ющим входом канала обмена, четвертые информационные вход и выход которого св заны соответственно с информационным входом третьего приемного регистра и информационным выходом третьего перетающего регистра. Блок управлени первым, вторым и третьим мультиплексорами содержит первый, второй и третий узлы управлени мультиплексором, каждый из которых содержит входной и выходной регистры , схему сравнени , триггер зан тости узла и регистр управлени мультиплексором , причем первые информационные входы входных регистров первого , второго и третьего узлов управлени мультиплексором соединены соответственно с выходами выходных регистров третьего, первого и второго узлов управлени мультиплексором, вторые информационные входы - соответственно с первым, вторым и третьим информационными входами блока, а первйе и вторые управл ющие входы соответственно с третьим и четвертым управл ющими входами блока, в каждом узле управлени мультиплексором выг ход входного регистра соединенсс информационными входами выходного регистра , схемы сравнени и регистра управлени мультиплексором, первые управл ющие входы которых подключены соответственно к третьему, первому и второму управл ющим входам блока, а вторые управл ющие входы - соотве ственно к первому выходу схемы срав нени , первому выходу триггера зан тости узла и п тому управл ющему входу блока, третий управл ющий вход выходного регистра соединен с вторы выходом схемы сравнени , третьим управл ющим входом регистра управле ни мультиплексором и первым входом триггера зан тости узла, вторые вход и выход которого подключены соответственно к второму управл юще му входу и первому выходу блока, вы ходы регистров управлени мультиплек сорами первого, второго и третьего узлов управлени мультиплексором вл ютс соответственно вторым, третьим и четвертым выходами блока. На фиг.1 представлена блок-схема устройства св зи дл -вычислительной системы; на фиг 2 - схема канал обмена; на фиг.3 - схема узла коммутации управл ющих сигналов; на фиг.4 - схема блока управлени пер вым, вторым и третьим мультиплексора ми; на фиг,5 - схема узла управлени ; на фиг.6 - схема блока сравнени ; на фиг. - схема первого узла сравнени ; на фиг.8 - схема второго узла сравнени ; на фиг.9 - схема третьего узла сравнени . В состав устройства(фиг Л) вход генератор 1 тактовых импульсов и К матриц каналов 2 обмена по М- . каналов обмена в каждой матрице. Каж дый канал 2 обмена соединен информационными и управл ющими входами и выходами с соответствующим модулем 3 вычислительной системы. В состав каждого канала 2 обмена ( на фиг.2 показан канал 2 обмена ги-ой строки г -го столбца к-ой матрицы ) вход т первый приемный регистр 4, первый мультиплексор 5, первый передающий регистр б, второй приемный регистр 7, второй мультиплексор 8, второй передающий регистр 9, третий приемный регистр 10, третий мультиплексор 11, третий передак)щий регистр 12, первый буферный регистр 13,четвертый мультиплексор 14, второй буферный регистр 15, регистр 16 адреса, блок 17 сравнени , регистр 18 управлени четвертым мультиплексором , узел 19 коммутации управл ющих сигналов, первый блок 20 элементов И, блок 21 управлени первым, вторым и третьим мультиплексорами, второй блок 22 элементов и, управл ющий регистр 23, третий блок 24 элементов И, распределитель 25 импульсов и счетчик 26. Приемные регистры 4, 7, 10 и передающие регистры 6, 9, 12 предназначены дл передачи сообщений между каналами 2 обмена. Формат сообщений, передаваемых между каналами 2 обмена, содержит адрес получател , адрес отправител , признак зан тости сообщени (Свободно / Зан то ), данные (адрес чейки пам ти,- признак Запрос/ Ответ , признак Чтение / За .пись , собственно данные). Первый буферный регистр13 предназначен дл приема адреса отправител из регистра 16 адреса и информации (адрес.получател , данные) из модул 3 вычислительной системы, формировани сообщени и передачи его в один из передающих регистров 6, 9, 12. Второй буферный регистр 15 предназначен дл приема информации (адрес отправител , данные) из одного из приемных регистров 4, 6, 10 и передачи ее в модуль 3 вычислительной системы. Регистр 16 адреса содержит первую группу из а триггеров, представл ющую собой номер Строки матрицы в двоичном представлении, вторую группу из Ъ Триггеров, представл ющую собой номер столбца матрицы в двоичном представлении, третью группу из С триггеров, представл ющую собой номер матрицы в двоичном представлении и предназначен дл хранени адреса канала 2 обмена. Адрес канала 2 обмена в регистр 16 адреса заноситс с помощью тумблерного набора с пульта управлени (не показан ) . Регистр 18 управлени четвертым мультиплексором содержит три триггера , служит дл выдачи сигналов управлени четвертым мультиплексором 14, Узел 19 коммутации управл ющих сигналов предназначен .дл коммутации управл ющих сигналов и содержит (фиг.З) первый элемент И 27, первый элемент НЕ 28, первый элемент ИЛИ-НЕ 29, второй элемент И 30, второй элемент НЕ 31, второй элемент ИЛИ-НЕ 32, третий элемент И 33, третий элемент ИЛИ-НЕ 34,четвертый элемент И 35, .первый элемент ИЛИ 36, п тый, шестой, седьмой и восьмой элементы И 37 - 40, второй элемент ИЛИ 41, дев тый и дес тый элементь. И 42 и 43.The goal is achieved by the fact that the device containing the first matrix of exchange channels of the dimension MN (where M is the number of rows, N is the number of columns of matrices), the first control input of which is connected to the output of the clock generator. Hz -oift of the row of the th - th column of the first matrix (n - 1, c) is associated with the first information input of the exchange channel (P + 1) -th line of the ft-th column of the first matrix, the first information output of the exchange channel of the M-th row I th column of the first matrix is connected with the first and the formational input of the exchange channel of the first row of the AND th column of the first matrix, to the second information output of the exchange channel of the mth row tt of the first column of the first matrix are connected to the second information input of the exchange channel of the nth row (n + D-ro column of the first matrix, the second informational Output of the exchange channel of the tn-th row of the Nth column of the first matrix is connected to the second informational input of the exchange channel of the tn -th row of the first column of the first matrix, the third informational input and output, the second control input and the control output of the exchange channel) 11- about p The pins of the p. th column of the first matrix are the corresponding subgroup of the first group of inputs and outputs of the device, each exchange channel containing the first and second receiving, transmitting and buffer registers, the address register, the comparison unit, the switching node of the control signals, the first and second blocks And elements and a control register, the first input connected to the first control input of the exchange channel, the first input of the switching node of the control signals and the control inputs of the first and second receiving registers, information inputs of which They are connected respectively to the first and second information inputs of the exchange channel, and the information outputs are connected respectively to the first and second information inputs of the comparison unit, the third information input of which is connected to the output of the address register and the first information input of the first buffer register, the second information input of which and the information output the second buffer register is connected respectively to the third information input and output of the exchange channel, and the control inputs are respectively connected to the first the second outputs of the third node of the control signal switching node, the second and third inputs connected respectively to the control output of the comparison unit and the first output of the control register, the second input of which is connected to the third output of the control switching node, the fourth output connected to the control inputs of the first and the second blocks of the And elements, and the fourth input and the fifth output, respectively, with the second control input and the control output of the baumen channel, the first and second information outputs of which are connected They are provided with information outputs corresponding to the first and second transmitting registers, K-1 exchange matrices are entered, and the third receive and transmit registers, the first, second, third and fourth multiplexers, the control register of the fourth multiplexer control block of the first, second and the third multiplexers, the third block of I elements, the pulse distributor and the meter, the fourth information output of the exchange channel of the tn-th row of the nth column of the k-th matrix () is connected to the fourth information input to of the exchange of the m-th row of the n-th column of the (K + 1) -th matrix, the fourth information output of the channel of the exchange of the m-th row and the g-column of the k-th matrix is connected to the fourth information input of the exchange channel of the n-th row 11 th column of the first matrix, in each exchange channel, the counter output is connected to the first control input of the control unit by the first, second and third multiplexers, the second control input of which is connected to the input of the pulse distributor, the first control input of the exchange channel, the first inputs of the fourth control register A multiplexer and a counter, the second input of the pulse distributor connected to the first output, the second and third outputs of which are connected to the third control input of the control unit of the first, second and third multiplexers and control inputs of the first, second and third transmitting registers, respectively, and the fourth and the fifth outputs, respectively, with the fifth input of the control switching unit and the third input of the control register, the second output connected to the fourth control input of the control unit first, the third and third multiplexers, the first output of which is connected to the sixth input of the control switching unit, the sixth, fourth and seventh outputs connected respectively to the second input of the control register by the fourth multiplexer, the control input of the third And block and the fifth control input of the first control unit , the second and third multiplexers, the fourth information input of the comparison unit is connected to the information output of the third receiving register, and the information output to the information output and inputs of the first, second and third blocks of And elements, information outputs connected respectively to the first, second and third information inputs of the control unit of the first, second and third multiplexers, the second, third and fourth outputs of which are connected to the control inputs of the first, second and third, respectively multiplexers, the control input of the fourth multiplexer is connected to the output of the control register of the fourth multiplexer, the information inputs of the first, second and third transmitting registers and the second buffer register are connected respectively to the outputs of the first, second, third and fourth multiplexers, the first second and third information inputs connected respectively to the information outputs of the first, second and third registers, the information output of the first buffer register is connected to the fourth, information inputs of the first, second and the third multiplexer, the control input of the third receiving register is connected to the first control input of the exchange channel, the fourth information The input and output of which are associated respectively with the information input of the third receiving register and the information output of the third forward register. The control unit of the first, second and third multiplexers contains the first, second and third multiplexer control nodes, each of which contains input and output registers, a comparison circuit, a node occupancy trigger and a multiplexer control register, the first information inputs of the first, second and third input registers the multiplexer control nodes are connected respectively to the output registers of the third, first and second multiplexer control nodes, the second information inputs are respectively About with the first, second and third information inputs of the block, and the first and second control inputs, respectively, with the third and fourth control inputs of the block, at each multiplexer control node, the input register output stream is connected with information inputs of the output register, comparison circuit and control register of the multiplexer, the first control inputs of which are connected respectively to the third, first and second control inputs of the block, and the second control inputs - respectively to the first output of the comparison circuit, the first at the output of the node's trigger and the fifth control input of the block, the third control input of the output register is connected to the second output of the comparison circuit, the third control input of the register control multiplexer and the first input of the node trigger trigger, the second input and output of which are connected respectively to the second control input and the first output of the block, the outputs of the control registers of the multiplexers of the first, second and third control nodes of the multiplexer are the second, third and fourth outputs, respectively. Loka. Fig. 1 is a block diagram of a communication device for a computing system; Fig 2 is a diagram of the exchange channel; FIG. 3 is a diagram of the switching node of the control signals; FIG. FIG. 4 is a diagram of a control unit of the first, second and third multiplexers; Fig. 5 is a diagram of the control unit; Fig. 6 is a block comparison diagram; in fig. - diagram of the first comparison node; Fig. 8 is a diagram of the second comparing node; Fig. 9 is a diagram of the third reference node. The structure of the device (Fig L) input generator 1 clock pulses and K matrices channel 2 exchange on M-. exchange channels in each matrix. Each exchange channel 2 is connected to information and control inputs and outputs with the corresponding module 3 of the computing system. The structure of each channel 2 exchange (figure 2 shows the channel 2 of the exchange of the gth row of the gth column of the kth matrix) includes the first receiving register 4, the first multiplexer 5, the first transmitting register b, the second receiving register 7, the second multiplexer 8, second transmit register 9, third receive register 10, third multiplexer 11, third transmit register 12, first buffer register 13, fourth multiplexer 14, second buffer register 15, address register 16, comparison block 17, fourth register 18 multiplexer, node 19 switching control with units, the first block 20 elements And, the block 21 controls the first, second and third multiplexers, the second block 22 elements and the control register 23, the third block 24 elements And, the distributor 25 pulses and the counter 26. Receiving registers 4, 7, 10 and transmitting registers 6, 9, 12 are designed to transfer messages between exchange channels 2. The format of messages transmitted between exchange channels 2 contains the recipient's address, the sender's address, a sign that the message is empty (Free / Dressed), data (the address of the memory cell, the Request / Reply sign, Read / Write, actual data) . The first buffer register 13 is designed to receive the sender's address from address register 16 and information (receiver's address, data) from computer system module 3, generate a message and send it to one of the sending registers 6, 9, 12. The second buffer register 15 is designed to receive information (address of the sender, data) from one of the receiving registers 4, 6, 10 and transfer it to the module 3 of the computing system. The address register 16 contains the first group of a triggers, which is the matrix row number in the binary representation, the second group of b triggers, which is the column matrix number in the binary representation, and the third group of triggers, which represents the matrix number in the binary representation and is intended to store the address of the exchange channel 2. The address of the exchange channel 2 in the address register 16 is entered using a toggle dial from a control panel (not shown). The fourth multiplexer control register 18 contains three flip-flops, serves to issue control signals to the fourth multiplexer 14, the control switching node 19 is designed to switch control signals and contains (FIG. 3) the first element And 27, the first element 28, the first element OR-NOT 29, second element AND 30, second element NOT 31, second element OR-NOT 32, third element AND 33, third element OR-NOT 34, fourth element AND 35, .first element OR 36, fifth, sixth, the seventh and eighth elements And 37 - 40, the second element OR 41, the ninth and d core element. Both 42 and 43.

Блок 21 управлени (фиг.4) содержит , первый,второй и третий узлы 44 46 управлени , каждый из которых состоит (фиг.5) из входного (приемного ) регистра 47, выходного (передающего ) регистра 48, схемы 49 сравнени , триггера 50 зан тости узла и регистра 51 управлени мультиплексором ,The control unit 21 (FIG. 4) contains the first, second and third control units 44 46, each of which consists (figure 5) of the input (receiving) register 47, the output (transmitting) register 48, the comparison circuit 49, trigger 50 the node occupancy and the multiplexer control register 51,

Блок 17 сравнени (фиг.б) содержит первый, второй и третий узлы 52 - 54 сравнени и предназначен дл сравнени полей адресов шэлучатёлей сообщений, прин тых в приемные регистры 4, 7 и 10, с адресом данного канала 2 обмена и инвертировани зн чений полей признаков зан тости сообщений.Comparison unit 17 (Fig. B) contains the first, second and third comparison nodes 52 - 54 and is intended to compare the address fields of the shells of messages received in the receiving registers 4, 7 and 10 with the address of the given exchange channel 2 and invert the field values Signs of the use of messages.

Первый узел 52 сравнени (фиг,7 содержит первую группу из С элементо 55 сложени по модулю два, первые элементы ИЛИ 56, И 57, и НЕ 58, BTCpBie элементы И 59 и ИЛИ GO у третий элемент И 61, вторую группу из элементов 62 сложени по модулю два третий элемент ИЛИ 63, четвертый эл мент И 64, второй элемент НЕ 65, четвертый элемент ИЛИ 66, п тый и шестой элементы И 67 и 68, третью группу из с элементов 69 сложени п модулю два, п тый и шестой элементы ИЛИ 71, третий элемент НЕ 72, седьмой и восьмой элементы И 73 и 74 и четвертый элемент. НЕ 75.The first comparison node 52 (FIG. 7 contains the first group of C of the element 55 addition modulo two, the first elements OR 56, And 57, and NOT 58, the BTCpBie elements And 59 and OR GO of the third element And 61, the second group of elements 62 modulo two third element OR 63, fourth element AND 64, second element NOT 65, fourth element OR 66, fifth and sixth elements And 67 and 68, the third group from elements 69 of addition five to module two, fifth and sixth elements OR 71, the third element is NOT 72, the seventh and eighth elements are AND 73 and 74, and the fourth element is NOT 75.

Второй узел 53 сравнени (фиг.8) содержит первую группу из а элементов 76 сложени по модулю два, первые элементы ИЛИ 77 и И 78, второй элемент И 79, первый элемент НЕ 80, второй и третий элементы И 81 и 8.2 и вторую группу из Ь элементов 83 сложени по модулю два, третий элемент ИЛИ 84, четвертые элементы И 85 и ИЛИ 86, второй элемент НЕ 87, п тый и шест.ой элементы И 88 и 89, третью группу из С- элементов 90 сложени по модулю два, п тый и шестой элементы ИЛИ 91и 92, третий элемент НЕ 93, седьмой и восьмой элемент И 94 и 95 и четвертый элемент НЕ 96.The second comparison node 53 (FIG. 8) contains the first group of a and modulo two elements 76, the first elements OR 77 and AND 78, the second element AND 79, the first element NOT 80, the second and third elements AND 81 and 8.2, and the second group of the b elements 83 of the addition modulo two, the third element OR 84, the fourth elements AND 85 and OR 86, the second element NOT 87, the fifth and sixth elements And 88 and 89, the third group of the C - elements 90 addition modulo two , the fifth and sixth elements are OR 91 and 92, the third element is NOT 93, the seventh and eighth element is AND 94 and 95, and the fourth element is HE 96.

Третий узел 54 сравнени (фиг.9) содержит первую группу из Q элементов 97 сложени по модулю, два, первые элементы ИЛИ 98 и -И 99, второй элемент ИЛИ 100, первый элемент НЕ 101, второй и третий элементы И 102 и 103, третий элемент ИЛИ 104, вторую группу из К элементов 105 сложени по модулю два,четвертые элементы ИЛИ 106 и И 107, второй элемент НЕ 10ё и п тый и шестой элементы И 109 и 110 и п тый элемент ИЛИ 111, третью группу из с элементов 112 сложени , шестой элемент ИЛИ 113, третий элемент НЕ 114,седьмой и восьмой элементы И 115 и -116 ичетвертый элемент НЕ 117.The third comparison node 54 (FIG. 9) contains the first group of Q elements 97 adding modulo two, the first elements OR 98 and-AND 99, the second element OR 100, the first element NOT 101, the second and third elements AND 102 and 103, the third element OR 104, the second group of K elements 105 modulo two, the fourth elements OR 106 and AND 107, the second element NOT 10e and the fifth and sixth elements AND 109 and 110 and the fifth element OR 111, the third group of the elements 112 additions, the sixth element OR 113, the third element NOT 114, the seventh and eighth elements AND 115 and -116, and the fourth element NOT 117.

На первом узле 52 сравнени происходит сравнение первой, второй и третьей групп разр дов пол адреса получател сообщени , прин того в п&иемный регистр 4, с соответствующими группами разр дов адреса данного канала 2 обмена и инвертирование значени пол признака зан тости прин того сообщени .At the first comparison node 52, the first, second and third groups of fields of the address of the recipient of the message received in & d register 4 are compared with the corresponding groups of address bits of the given exchange channel 2 and the message of the received message is inverted.

В результате сравнени на элементах 55, 62 и 69 сложени формируютс сигналы равенств а (х , х, х). и неравенства (Зс, х, Xj) сравниваемых групп разр дов адресов. На выходах первого узла 52 сравнени формируетс инвертированный сигнал значени пол .признака зан тости сообщени Св/ Зн -1 и по результатам проведенного сравнени формируетс один из сигналов: .As a result of the comparison, equalization signals a (x, x, x) are formed on the addition elements 55, 62 and 69. and inequalities (3c, x, xj) of the compared groups of address bits. At the outputs of the first comparison node 52, an inverted signal is generated for the value of the field of the sign of the presence of the message Sv / Zn -1 and, based on the results of the comparison made, one of the signals is generated:.

А (Х.,Х,2,,Х, fXy ,Х-)}A (X., X, 2,, X, fXy, X-)}

Зн.1, означающий что адресуемый мо-. дуль 3 подключен к каналу 2 обмена, расположенному в строке матриц отличной от строки, в которой находитс данный канал 2, и сообщение из при (емного регистра 4 необходимо передать в передающий регистр 6;Зн.1, meaning that the addressed my-. File 3 is connected to the exchange channel 2 located in the row of the matrices other than the row in which the given channel 2 is located, and the message from when (the register 4 must be transferred to the transmitting register 6;

Б (х, ,Х2,х,+х ,х,х) Зн.1, означающий , что адресуемый модуль 3 подключен к каналу 2, расположенному в одноименной с данным каналом 2 матрице, но в другом столбце, и сообщение из приемного регистра 4 необходимо передать в передающий регистр 9 ;B (x, x2, x, + x, x, x) Zn.1, meaning that addressable module 3 is connected to channel 2, located in the same matrix with this channel 2 matrix, but in another column, and the message from the receiving register 4 must be transferred to the transmitting register 9;

В (х,х, ,Xy,Xj) Зн.1, означающий , что адресуемый модуль 3 подключен к каналу 2 обмена, расположенному в одноименной с данным каналом 2 строке других матриц, и сообщение из приемного регистра 4 необходимо передать в передающий регистр 12;B (x, x, Xy, Xj) Zn.1, meaning that addressable module 3 is connected to exchange channel 2 located in the row of other matrices of the same name with this channel 2, and the message from receiving register 4 needs to be sent to transmitting register 12 ;

Г (х,(,х,х) Зн.1, означающий, что адресуемый модуль 3 подключен к данному каналу 2 обмена и сообщение из приемного регистра 4 необходимо передать в буферный регистр 15;G (x, (, x, x) Zn.1, meaning that addressable module 3 is connected to this exchange channel 2 and the message from receiving register 4 needs to be transferred to buffer register 15;

В приведенных вы1.ие соотношени х Зн.1 обозначает признак зан тости прин того сообщени (единичный сигнал ) . . .In the above ratios, Rn.1 denotes the sign of the busyness of the received message (single signal). . .

Отсутствие всех сигналов А, Б, В, Г на выходах узла 52 сравнени означает , что прин то сообщение Свободно .The absence of all signals A, B, C, D at the outputs of comparison unit 52 means that the message has been received Free.

На узле 53 сравнени происходит сравнение первой, второй и третьей групп разр дов пол адреса получател сообщени , прин того в приемный регистр 7, с соответствующими группами разр дов адреса данного канала 2 обмена и инвертирование значени пол признака зан тости прин того сообщени . В результате сравнени н элементах 76, 83 и 90 сложени формируютс сигналы pasejicTBa (уу,у,,у8 и неравенства (у,у, сравниваемых групп разр дов адресов. На выходах узла 53 сравнени формируетс инвертированный сигнал значени пол признака зан тости сообщени Св / Зн-2 и по результатам проведенного сравнени на элементах 76, 83 . и 90 сложени формируетс один из сигналов; Д (у, - У2 ) Зн.2, . означающий, что адресуемый модуль 3 подключен к каналу 2 обмена, расположенному в одноименном с данным каналом обмена столбце строк матриц отличныхОТ строки, в которой находитс данный канал обмена, и сообще ние приемного регистра. 7 необходимо передать в передающий регистр 6; Е (у, у. у,. + У у) Зн.2, означающий, что адресуемый модуль 3 подключен к каналу 2 обмена, расположенному в столбце матриц, отличном от столбца, в кото ром находитс данный канал 2, и соо щение из приемного регистра 7 необходимо передать в передающий регистр 9; Ж (у.у.у, + Ул У2 УЗ ) Зн.2, означающий, что адресуемый модуль 3 подключен к каналу 2 обмена, расположенному в одноименной с данным ка налом обмена строке матриц, но в другой матрице, и сообщение из прием ного регистра 7 необходимо передать в передающий регистр. 12; . 3 ( у) Зн-.2, означающий, что адресуемый модуль 3 подключен к данному каналу 2 обмена и сообщение из приемного регистра 7 необходимо передать в буферный регистр 15.Здесь как и ранее, Зн.2 обозначает признак зан тости прин того сообщени (единичный сигнал).. Отсутствие сигналов Д.Е,Ж.Зн. на выходах узла 53 означает, что прин то сообщение Свободно. На узле 54 сравнени происходит, сравнение первой, второй и третьей групп разр дов пол адреса получател сообщени , прин того в третий при емный регистр 10, с соответствующими группами разр дов адреса данного канала 2 обмена и инвертирование значе ни пол признака зан тости прин того сообщени . В результате сравнени на элементах 97, 105 и 112 сложени формируютс сигналы равенства ,5 и неравенства (S,,;,,) сравниваемых групп разр дов адресов. На выходах узла 54 формируетс инвертированный сигнал значени пол зан тости сообщени Св/Зн-3 и по результатам проведенного сравнени формируетс один из сигналов И (Г,-2г2з - гv2:-г ) Зн.З, означающий, что адресуемый модуль 3 подключен к каналу 2 обмена, расположенному в одноименном с данным каналом 2 столбце строк матриц, отличных от строки, в которой находитс данный канал 2, и сообщение из приемного регистра 10 необходимо передать в передающий регистр 6; Л ( .J + 5,) Зн.З, означающий, что адресуемый модуль 3 подключен к каналу 2 обмена, расположенному в столбце данной матрицы, отличном от столбца, в котором находитс данный канал 2, и сообщение .из приемного регистра 10 необходимо передать в передающий регистр 9; . П (Zv 3 +Z, Z-}) Зн.. 3, означающий что адресуемый модуль 3 подключен к каналу 2 обмена, расположенному в матрицах, отличных от матрицы, в которой находитс данный канал 2, и сообщение из приемного регистра 10 необходимо передать в передающий регистр 12; Р ( Zj-Zj) Зн. 3, означающий, что адресуемый модуль 3 подключен к данному каналу 2 и сообщение из приемного регистра 10 необходимо передать в буферный регистр 15. Параметр . Зн.З обозначает значение признака зан тости прин того сообщени (единичный сигнал) . Отсутствие сигналив И, Л, П, Р на выходах третьего узла 54 означает, что прин то сообщение Свободно П р и м е р. Пусть в канал 2 об мена (2.2.2.2) строки 2, столбца 2, матрицы 2 с адресом 2.2.2 поступают: в приемный регистр 4 - сообщение с адресом получател 2.3.2 в приемный регистр 7 - сообщение с адресом получател 2.1.3; в приемный регистр 10 - сообщение с адресом получател 3.2.3. На выходах узла 52 сравнени присутствует сигнал Б (код 0100) и ну- левое значение сигнала Св/Зн -2,т.е. сообщение,прин тое в приемный регистр 4, адресовано модулю 3, подключенному к каналу 2 (с адресом 2.3.2), расположенному в столбце 3 одноименной с данным каналом 2.2.2.2 обмена второй матрицы, и прин тое сообщение необходимо передать в передающий регистр 9. На выходах узла 53 сравнени присутствует сигнал Ж (код 0010) и нулевое значение сигнала Св/Зн -1, т.е. сообщение,прин тое в приемный регистр 7, адресовано модулю 3, подключенному к каналу 2 (с адресом 3.1.3), расположенному в одноименной с данным каналом 2.2.2,2 второй троке третьей матрицы 3, и прин тое сообщение необходимо передать в тр тий . передающий регистр 12. На выходах узла 54 присутствует сигнал И () и нулевое знач ние сигнала Св /Зн-3, т.е. сообщение, прин тое в приемный регистр 10, адресовано модулю 3, под ключенному к каналу 2 (с- адресом 3.2.3), расположенному в одноименн с данным каналом 2.2.2.2 обмена, вт ром столбце третьей строки третьей матрицы, и прин тое сообщен1 е необ ходимо передать в передающий регистр б. После проведенного сравнени в блоке 17 на узлы 44 - 46 управлени блока 21 поступают соответственно коды 0100.1000.0 (сообщение из при ного регистра 4 необходимо передать в передающий регистр 9), 0010,0100 ( сообщение из приемного, регистра 7 необходимо передать в передающий регистр 12) и 1000.0010.0 (сообщение из приемного регистра 10 необходимо передать в передающий регист 6). В результате в регистрах 51 уз лов -44 46 управлени наход тс соответственно коды 0010, 1000 и 0100. Это .означает, что на -выходы первого, второго и третьего мультиплексоров 5, 8 и 11 соответственно поступают сообщени с третьего, пер вого ивторого приемных«регистров 10) 4 и 7. Таким образом, сообщение с адресом получател 2.3.2, прин тое- в приемный регистр4 канала 2.2.2.2 в следующем такте передаетс в 2.2..3.2, сообщение с адресом получател 2.1.3, прин тое в приемный регистр 7 канала 2.2.2.2 - в канал 2-.2.2.3, а сообщение с адресо получател 3.2,3, прин тое в приемный регистр 10 канала 2.2.2..2 - в канал 2.3.2,2. Из блока 17. в узел 19 поступают сигналы г, 3, Р и инвертированные сигналы разр дов 7 полей Свободно/Зан то сообщений, прин тых соответственно в приемные регистры 4, 7 и 10. Из управл ющего регистра 23 в узел 19 поступают сигналы: Т2, Т1, Т1 (где Т1 - состо ние Зан то соо,тветс: веннЬ триггера первог разр да; , Т2 - состо ние Свободно триггеров первого и второго разр дов соответственно), Из узла 1 в управл ющий регистр 23 поступают сйгна.лы: Уст, Т2, Уст .Т1,Уст .Т2 , Уст, Т1 (где Уст Т и Уст.Т - устано ка триггера разр дов регистра 2 в состо ние Зан то и Свободно соответственно), Из узла 19 в блок 21-поступают.сигналы: Уст,1, Уст.2 УСТ.З (где Уст,1, Уст.2 и Уст.З установка в единицу четвертого разр да регистров 51 управлени узлов 44 - 46 соответственно), Из блока 21 Bji/зел 19 jiocTynaioT сигналы: IT, IT, 2Т, 2Т, ЗТ (где IT и IT - сосЗан то Свободно то ние триггер 50 зан тости узла 44 управлени ; Т2 и Т2 - состо ние Свободно и Зан то триггера 50 зан тости узла 45; Зт - состо ние Свободно триггера 5,0 зан тости узла 46. Из распределител 25 импульсов в узел 19 поступают сигналы СИ;4, СИ 1 и СИ 5, Из генератора 1 тактовых имп льсов в узел 19 поступает сигнал синхронизации. СИ, Из узла 19 поступают сигналы управлени блоками 20, 22 и 24 элементов И, Из узла 19 в регистр 18 управлени четвертым мультиплексором поступают сигналы: 1 Уст.18, 2 Уст,18, 3 Уст, 18 (сигналы установки в единицу соответственно первого, второго и третьего разр дов регистра 18). Из узла 19 в буферный регистр 15 посту-; пает сигнал Зп.Бр.2 (запись во второй буферный регистр 15). Из узла 19 в модуль 3 вычислительной системы поступают сигналы Прин ть и Зц- (запрос удовлетворен). Из модул 3 вычи.слительной системы в узел 15 поступают сигналы Прин т© и Зг5ер (Эапрос на передачу) , Из узла; 19 в буферный регистр 13 поступает- сигнал Зп, Бр.1 (запись в первый буферный регистр 131. Блоки 20, 22 и 24 элементов И (фиг.2) содержат по дев ти элементов И и предназн,ачены дл передачи информации, поступающей из блока 17, соответственно в первы.й, второй и третий узлы 44-46 управлени блока 21. Блок 21 предназначен дл выработки сигналов управлени первым, вторым и третьим мультиплексорами 5, 8 и 11, Со счетчика 26 в блок 21 поступает сигнал Сч 1 (единица в старшем разр де счетчика). Из управлйющего регистра 23 в блок 21 поступает сигнал ТЗ (состо ние Зан то триггера .третьего разр да. Из блока 21 в третий, второй и первый мультиплексоры 11, 8 и 5 поступают сигналы управлени мультиплексорами . Из распределител 25 импульсов в блок 21 поступают сигна.71ы С 2 и С 3. Каждый узел управлени управл ет соответствующим его номеру мультиплексором, формат слова информации , принимаемого .на информационные входы входных регистров 47 и передаваемого между узлами 44 - 46, содержит следующие пол ; поле Куда (4 разр да), поле От кого (4 разр да), поле Повторное сравнение (1 разр д). Поле Куда заполн етс одним из кодов: 1000 (соответствует сигна лам А, д и И на выходах блока 17 и узлу 44); 0100 (соответствует сигна лам Б, Е, Л на выходах блока 17 узл 45); 0010 (соответствует сигналам В, Ж и П на ниходах блока 17 узлу 46); 0001 (соответствует сигналам Г 3 и Р на выходах блока 17). Поле От кого заполн етс одним из кодов; 1000 (соответствуеь приемному регистру 4); 0100 (соответствует приемному регистру 7); 0010 (соответствует приемному регистру 10) . Из блока 20 на узел 44 поступает код ХХХХ.1000.0 (где ХХХХ - один из кодов Куда), из блока 22 на узел 45 поступает код ХХХХ.О100.О (где ХХХХ - один из кодов пол Ку да), а из блока 24 на узел 46 поступает код ХХХХ,0010.0 (где ХХХХ один из кодов пол Куда). Код 0000.0000.0 на выходах любого блока 20,22 и 24 означает, что сообщени , прин тые в приемные регистры 4,7 и 10 соответственно, свободны или записываютс в буферный регистр 15. На схему 49 с.равнени узла 44 посту пают значени первого и четвертого разр дов прл Куда (нумераци разр дов слева направо) и разр да пол Повторное сравнение формат слова информации. На схему 49 сравнени узла 45 поступают значени второго и четвертого разр дов пол Повторное и разр да пол сравнение формата .слова информации . На схему 49 сравнени узла 46 поступают значени третьего и четвертого разр дов пол Куда и разр да Повторное сравнение фор мата слова информации. Управл ющий регистр 23 содержит три разр дных триггера: первый триг Свободно гер указывает состо ние ( Т1) и Зан то (Т) буферного реГистра 13; второй триггер указывает состо ние Свободно (Т2) и Зан то (Т2) буферного регистра 15, третий триггер управл ет информацио ными входами входных регистров 47 узлов 44 - 46 управлени (состо ние Зан то - ТЗ - прием с второго информационного входа, состо ние Свободно - ТЗ - прием с первого информационного входа, т.е. с выхода предыдущего узла управлени ). Распределитель 25 импульсов пред назначен дл формировани по каждом сигналу СИ, вырабатываемому генератором 1 сигналов: СИ1, СИ2, СИЗ, СИ4 и СИ5. Счетчик 26 вл етс трех разр дным счетчиком и предназначен дл управлени работой блока 21. В качестве модулей 3 вычислительной системы могут использоватьс процессоры , блоки пам ти и т.д. Устройство работает следующим образом. В исходном состо нии всё разр ды управл5пощего регистра 23 и триггеры 50 узлов 44 - 46 наход тс в состо нии Свободно. По пуску устройства генератор 1 начинает вырабатывать серию сигналов СИ, под управлением которых между каналами 2 начинают циркулировать информационные сообщени . По каждому сигнсшу СИ в приемные регистры 4, 7 и 10 записываютс сообщени с соответствующих информационных входов канала 2. обмена. По .каждому сигналу СИ третий разр д управл ющего регистра 23 устанавливаетс в состо ние Зан то (ТЗ), триггеры 50 узлов 44-46 уста1 5вливаютс в состо ние Свободно (IT, 2Т, ЗТ), регистры 18 и 51 и счетчик 26 обнул ютс . . По каждому сигналу СИ распределитель 25 вырабатывает следующие сигналы: СИ1, который предназначен дл разрешени формировани сигналов Зп.Бр.2, Прин ть и УСТ.Т2; СИ2 и СИЗ - две серии сигналов по шесть сигналов в каждой, предназначенные дл работы блока 21. По каждому сигналу СИ2 происходит запись слова информации во входные регистры 47 узлов 44 - 46, а по сигналу СИЗ - перепись этих слов информации в выходные регистры 48 узлов 44 - 46. Также по первому сигналу СИ2 триггер третьего разр да управл ющ его регистра 23 устанавливаетс в состо ние Свободно (Т2) и в по каждому сигналу СИ2 происходит добавление единиц в счетник 2G; СИ4, предназначенный дл разрешени формировани сигналов Уст.1 Уст.2 и Уст.З; СИ5, предназначенный дл р решени формировани сигнала Уст.Т1.По этому сигналу происходит также запись сообщений с выходов мультиплексоров 5, 8 и 11 в соответствующие передающие регистры 6, 9 и 12. . Работа канала 2 обмена осуществл етс с помощью следующих основных операций. Запись в приемные регистры 4, 7 и 10 (ЗП.ПР.РГ). По сигналу СИ. в приемные регистры записываютс сообщени с соответствующих информационных входов канала 2 т.п.к. обмена. Запись в буферный регистр 13(ЗП. БР1). В буферный регистр 13 записываетс сообщение (адрес получател , данные) с соответствующего информационного входа канала и адрес отправител из регистра 16 адреса, разр д пол зан тости сообщени устана влиBaetCH в единицу (Зан то), пер вый; разр д управл ющего регистра 2 устанавливаетс в состо ние Зан то (Т1) и в модуль 3 вычислитель ной системы пошылаетс сигнал Зуд Запись в буферный регистр 15(ЗП.БР2). В буферный регистр 15 записываетс сообщение (адрес отпр вител , данные) с выхода мультиплек сора 14, второй разр д управл ющего регистра 23 устанавливаетс в состо ние Зан то 4,7 и 10 модуль 3 вы числительной системы посы 1аетс сиг нал Прин ть- i Запись в передающие регистры б, и 12 (ЗП.ПЕР.РГ). В передающие регистры 6, 9 и 12 по сигналу СИ5 зап сываютс сообщени с выходов мульти плексоров 5, 8 и 11. Сравнение адресов (СР.АДР). Посл исполнени операции ЗП.ПР.РГ в блоке 17 происходит сравнение адресов ,получателей прин тых сообщений с адресом данного канала 2 т.п.к обмена . Сортировка (СОРТ), После выполнени операции СР.АДР и возможного исполнени операции ЗП.БР2 происходит прием слов информации из блока 17 в узлы 44 - 4G и выработка сигна лов управлени мультиплексорами 5, 8 и 11,. Операци СОРТ выполн етс в два этапа. Па первом этапе по первым сигналам СИ2 и СИЗ происходит обработка слов информации на установку пр мых св зей дл передачи сообщений из приемных регистров 4,7 и 10, в. передающие регистры 5, 8 и 11. На втором этапе по вторым, третьим, четвертым, п тым и щестым сигналам СИ2 и СИЗ происходит обработка слов информации на установку перекрестных св зей дл передачи сообщений из приемных регистров 4,7 и 10 в передающие регистры 5, 8 и 11. канал 2 т.п.к. обмена . работает в трех режимах: Чтение Передача, Запись . Чтение предназначен дл приема сообщений, адресованных данному каналу 2 т.п.к. обмена и пе редачи их модулю 3 т.п.к. вычислительной системы. При этом выполн ют с операции ЗП.ПР.РГ и СР.АДР. После выполнени операции СР.АДР может выработатьс один из cигнaлoвJ Уст.18 Г.Т2; Уст. .З.Т2; Уст. 18 Г.З.Р.Т2. Если сигналы отсутствуют, выраба тываютс сигналы дл управлени бло ками 20, 22 ц 24 элементов И. После выработки сигналов 1Уст. ЗУст.18 в 2УСТ.18 регистре 18 находитс один из следу щих кодов: 100 - означает, что через мультиплексор 14 проходит сообщение из приемного регистра 4; i3lO означает , что через мультиплексор 14 проходит сообщение из приемного регистра 7; 001 - означает, что через мультиплексор 14 проходит сообщение из приемного регистра 10, По сигналу СИ1 и при наличии одного из сигналов 1Уст.18,2Уст. ЗУст.18 выполн етс операци ЗП.БР.2. По сигналу Прин ть модуль 3 т.п,к, вычислительной системы переписывает на свои рез1 истры сообщение из буферного регистра 15 и формирует сигнал Прин то. По сигналу СИ из генераогора 1 и сигналу Прин то формируетс сигнал Уст.Т2, по которому второй разр д управл ющего регистра 23 п ереходит в состо ние Свободно (Т2). ,Режим Передача предназначен дл перераспределени сообщений, прин тых в приемные регистры 4,7 и 10 и не- -переданных в буферный регистр 15, между первым, вторым и третьим передающими регистрами б, 9 и 12. При этом последовательно выполн ютс операции ЗП.ПР .РГ, СР.АДР, вырабатываютс сигналы управлени блоками 20, 22 и 24 элементов И, что описано в режиме Чтение, затем выполн етс операци СОРТ следующим -образом . По первому сигналу СИ2 и состо нию Зан то (ТЗ) третьего разр да У р вл ющего регистра 23 происходит (тЗ) третье гр разр да прием слов информации во входные регистры 47 узлов 44 - 4.fj с выходов соответствующих блоков 20,- 22 и 24 элементов И. По первому сигналу СИ2 третий разр д управл ющего регистра 23 переходит в состо ние Свободно (ТЗ), которое обеспечивает переключение информационных входов входных регистров 47, в счетчик 26 добавл етс единица . По сигналу СИЗ происходит передача -слов информации из входных регистров 47 в выходные передающие регистры 48. Если в прин том слове информации разр д пол Куда, соответствующий номеру данного узла (первому, второму или третьему) управлени , равен единице и триггер 50 на годитс в состо нии Свободен (IT, 2Т, ЗТ), то схема 49 сравнени вырабатывает сигнал Сбр. Пер .Р)г , по которому, выходной регистр 48 обнул етс , сигнал Уст.Т, по которому триггер 50 переходит в состо ние.Зан то (IT, 2Т, ЗТ) и сигнал Зп.РУ, по которому в регистр 51 записываетс значение пол От кого слова информации . Если в прин том слове информации разр д пол Куда, соответствующий номеру данного узла (первому. второму или третьему), равен единиц и триггер 50 находитс в состо нии Зан то (1Т,2Т,ЗТ), то схема 49 сравнени вырабатывает сигнал Уст ПС, поступающий в выходной регист 48, по которому разр д пол Повторное с авнение слова информаци устанавливаетс в единицу. По вторым и третьим сигналам СИ2 и СИЗ происход т действи , аналогич ные, описанным .выше, отличающиес лишь тем, что слова информации в уз лы 44 - 46 принимаютс с первых информационных входов. По четвертым сигналам СИ2 и СИЗ происходит прием слов ийформации во Входные регистры 47 и передачи их в выходные регистры 48. По сигналу СИ2 в счетчик 26 добавл етс единица (триггер старшего разр да устанавливаетс в единицу). Если в прин том слове информации четвертый разр д пол Куда или разр д пол Повторное сравнение равны единице (единица в четвертом разр де пол Куда означает, что сообщение, прин тое в передающий регистр 4, 7 или 10 и адресованное данному каналу 2 обмена,.не записываетс в буферный регистр 15) и триггер 50 нaxoдитc Jв состо нии Свободен (1Т,2Т,ЗТ), то по единичному состо нию триггера старшего разр да счетчика 26 схема 49 сравне ни вырабатывает сигналы Сбр.Пер, Рг, Уст.Т и Зп.РУ, по которым выполн ютс действи , аналоги ные описанным выше. По п тым и шестым, сигналам СИ2 и СИЗ происход т действи , аналогичные описанным выше по четвертым сиг налам СИ2 и СИЗ. В результате операции СОРТ в регистрах 51 наход тс коды полей От.кого, по которым на выходы мультиплексоров 5, 8 и 11 поступают сообщени с первого, второго или третьего информационных входов. После операции СОРТ выполн етс операци ЗП.ПЕР.РГ. Запись предназначен дл приема сообщений из модуп 3 и передачи их в один из передающих регистров 6, 9 и 12 и выполн етс в следующей последовательности. Когда модулю 3 необходимо перег дать сообщение, он посылает сигнал выставл ет сообщение (адрес получател , данные) на своем информационном выходе. По сигналу СИ из генератора 1, состо нию Свободно (Т1) первого разр да управл ющего регистра 23 и сигналу Зпер выполн етс операци ЗП.ЁР.1. При получении сигналаЗцд модуль 3 .снимает сигнал 3пер и сообщение со своего информационного выхода. На данном этапе выполн ютс также операции ЗП.ПР.РГ, СР.АДР, СОРТ. После выполнени операции СОРТ в зависимости от состо ний триггеров 50 вырабатываетс один из сигналов; УСТ.1 :,1Т.Т1.СИ42 Уст.2 - 1Т.2Т.Т1. СИ4; Уст.З - 1Т.ЗТ.Т1.СИ4.Т2. В результате данного этапа в одHQM из регистров 51 находитс код 0001, означающий, что на выход соответствующего мультиплексора поступает сообщение с третьего информационного входа. Затем выполн етс операци ЗП.ПЕР.РГ. По сигналу СИ5 и одному из сигналов Уст.1, Уст.2 и .З вырабатываетс сигнал Уст.Т -. Таким образом, каждый канал обмена устройство может работать одновременно во всех трех режимах, что обеспечивает более высокую пропускную способность за счет сокращени путей обмена сообщени ми между модул ми вычислительной системы и увеличени числа возможных путей продвижени сообщений. 3.1.1 ЛAt the comparison node 53, the first, second and third groups of bits of the address field of the recipient of the message received in the receiving register 7 are compared with the corresponding groups of address bits of the given exchange channel 2 and inversion of the field of the characteristic of the received message. As a result of comparing the addition elements 76, 83 and 90, the signals pasejicTBa (yy, yi, y8 and inequality (y, y, compared groups of address bits) are formed. At the outputs of the comparison unit 53, an inverted signal is generated for the value of the field of the indication of the message H1 / 3N-2 and based on the results of the comparison on elements 76, 83. and 90 one of the signals is generated; D (y, - U2) Zn. 2,. means that the addressable module 3 is connected to the exchange channel 2, located in the same column row column of the matrices of the different lines in which the given exchange channel is located, and the receiving register message. 7 must be transferred to the transmitting register 6; E (y, y y, + Y) Zn. 2, meaning that the addressable module 3 is connected to the exchange channel 2 located in the matrix column other than the column in which the given channel 2 is located, and the message from the receiving register 7 must be transferred to the transmitting register 9; F (y y y, + Ul U2 UZ) Zn. 2, which means that the addressable module 3 is connected to the exchange channel 2 located in the matrix row of the same name with this exchange channel, but in another matrix, and the message from the receiving register 7 must be transmitted to the transmitting register. 12; . 3 (y) H- 2, meaning that the addressable module 3 is connected to this exchange channel 2 and the message from receiving register 7 needs to be transferred to the buffer register 15. Here, as before, Zn. 2 indicates the sign of the received message is received (single signal). . The absence of signals D. HEDGEHOG. Zn at the outputs of node 53, the message is received Free. At comparison node 54, the first, second, and third groups of fields of the address of the recipient of the message received in the third receiving register 10 are compared with the corresponding groups of address bits of the given exchange channel 2 and inverting the field of the sign of the received message . As a result of the comparison, equality signals, 5 and inequalities (S ,,; ,, ,,) of the compared groups of address bits, are formed on the addition elements 97, 105 and 112. At the outputs of node 54, an inverted signal is generated for the field of the occupancy value of the message Sv / Zn-3 and, based on the results of the comparison made, one of the signals I is generated (G, -2y2h - gv2: -d). 3, which means that the addressable module 3 is connected to the exchange channel 2, which is located in the same column column row 2 with matrixes other than the row in which this channel 2 is located, and the message from the receiving register 10 must be sent to the transmitting register 6; L (. J + 5,) Kn. H, which means that addressable module 3 is connected to exchange channel 2 located in the column of this matrix, different from the column in which the given channel 2 is located, and the message. from the receiving register 10 must be transferred to the transmitting register 9; . P (Zv 3 + Z, Z-}) Kn. . 3, meaning that the addressable module 3 is connected to the exchange channel 2 located in the matrices other than the matrix in which the given channel 2 is located, and the message from the receiving register 10 must be transmitted to the sending register 12; P (Zj-Zj) Zn. 3, meaning that the addressable module 3 is connected to this channel 2 and the message from the receiving register 10 must be transferred to the buffer register 15. Parameter. Zn 3 denotes the value of the sign of the received message (single signal). The absence of signals I, L, P, P at the outputs of the third node 54 means that a message has been received Free PRI me R. Let the channel 2 exchange (2. 2 2 2) row 2, column 2, matrix 2 with address 2. 2 2 received: in the receiving register 4 - the message with the recipient's address 2. 3 2 to the receiving register 7 - message with the recipient's address 2. one. 3; in the receiving register 10 - the message with the address of the recipient 3. 2 3 Signal B (code 0100) and the zero value of the signal St / Zn -2, t are present at the outputs of the comparison node 52. e. the message received in receiving register 4 is addressed to module 3 connected to channel 2 (with address 2. 3 2) located in column 3 of the same name with this channel 2. 2 2 2 exchange the second matrix, and the received message must be sent to the transmitting register 9. At the outputs of node 53 of the comparison, there is a signal M (code 0010) and a zero value of the signal Sv / Zn -1, t. e. the message received in receiving register 7 is addressed to module 3 connected to channel 2 (with address 3. one. 3) located in the same channel with the given channel 2. 2 2.2 second to the third matrix of the third matrix 3, and the received message must be passed to the third. transmitting register 12. At the outputs of node 54 there is a signal And () and a zero value of the signal St / Zn-3, t. e. the message received in receiving register 10 is addressed to module 3 connected to channel 2 (with address 3. 2 3), located in the same way with this channel 2. 2 2 2 exchanges, in the third column column of the third matrix, and the received message must be transferred to the transmitting register b. After a comparison is made in block 17, the codes 0100 are received at the control nodes 44 through 46 of block 21, respectively. 1000 0 (the message from register 4 must be transferred to the transmitting register 9), 0010,0100 (the message from the receiving register 7 must be transferred to the transmitting register 12) and 1000. 0010. 0 (the message from the receiving register 10 must be transmitted to the transmitting register 6). As a result, the registers 51 nodes -44 46 of the control are codes 0010, 1000 and 0100, respectively. It . means that the outputs of the first, second and third multiplexers 5, 8 and 11, respectively, receive messages from the third, first and second receiving "registers 10) 4 and 7. Thus, the message with the recipient's address is 2. 3 2, received in the receiving register4 channel 2. 2 2 2 is transmitted at 2 in the next cycle. 2 . 3 2, the message with the recipient's address 2. one. 3, received in the reception register 7 of channel 2. 2 2 2 - to the channel 2-. 2 2 3, and the message from the recipient 3. 2.3, received in the reception register 10 of channel 2. 2 2 . 2 - to channel 2. 3 2.2 From block 17. The node 19 receives the signals r, 3, P and the inverted signals of bits 7 of the fields Free / Zanto messages received, respectively, in the receiving registers 4, 7 and 10. Signals go from control register 23 to node 19: T2, T1, T1 (where T1 is Zanto sooo, Tvets state: first-time trigger;, T2 is Free-first state and second bit state, respectively), Node 1 to the control register 23 receives the signal. ly: Set, T2, Set. T1, Const. T2, Set, T1 (where Set, T and Set. T - set the trigger of register bits 2 to the Zanto and Free state, respectively), From node 19 to block 21-go. Signals: Set, 1, Set. 2 UNIT. W (where Ost, 1, Const. 2 and Const. 3 units of the fourth bit of the registers 51 control nodes 44 - 46, respectively), From block 21 Bji / green 19 jiocTynaioT signals: IT, IT, 2Т, 2Т, ЗТ (where IT and IT are related) Free trigger 50 is busy control unit 44; T2 and T2 are the Free and Busy state of the 50 occupancy of the node 45; 3m - the Free state of the busy is occupied by the node 46. From the distributor of 25 pulses to the node 19 receives signals of the SI; 4, SI 1 and SI 5; From the generator 1 clock impulses to the node 19 receives a synchronization signal. SI, From node 19, control signals for units 20, 22, and 24 of the elements are received. And, From node 19, signals are received from the control multiplex control register 18 of the fourth multiplexer: 1 Const. 18, 2 Set, 18, 3 Set, 18 (installation signals in the unit of the first, second and third bits of the register 18, respectively). From node 19 to the buffer register 15 post; Signal signal Zp. Br. 2 (write to the second buffer register 15). From node 19, the module 3 of the computer system receives the signals Receive and 3C- (the request is satisfied). From module 3 subtraction. The sys- tem system at node 15 receives signals of the Primary © and Zg5er (E-request to transfer), From the node; 19 in the buffer register 13 enters the signal Zn, Br. 1 (write to the first buffer register 131. Blocks 20, 22 and 24 elements And (FIG. 2) contain nine elements And and prednazn, Acheny for transmitting information from block 17, respectively, in the first. Second, second and third control nodes 44-46 of block 21. Block 21 is designed to generate control signals for the first, second, and third multiplexers 5, 8, and 11. From counter 26 to block 21, the MF 1 signal (one in the high-order counter of the counter) arrives. From the control register 23 to the block 21 receives the signal TZ (the state of the busy trigger. third digits yes. From block 21 to the third, second and first multiplexers 11, 8 and 5, control signals of the multiplexers are received. From the distributor 25 pulses in the block 21 receives a signal. 71s C 2 and C 3. Each control node controls the corresponding multiplexer number, the word format of the information received. on the information inputs of the input registers 47 and transmitted between nodes 44 - 46, contains the following fields; Where to field (4 bits), From field (4 bits), Repeated comparison field (1 bit d). The Where field is filled with one of the codes: 1000 (corresponds to the signals A, g, and I at the outputs of block 17 and node 44); 0100 (corresponds to signals L, B, E, L at the outputs of block 17, node 45); 0010 (corresponds to the signals B, F, and P on the level 17 of the block 17 to node 46); 0001 (corresponds to the signals of G 3 and P at the outputs of block 17). The From field is filled with one of the codes; 1000 (corresponding to receiving register 4); 0100 (corresponds to reception register 7); 0010 (corresponds to receiving register 10). From block 20 to node 44 receives the code XXXX. 1000 0 (where XXXX is one of the Where To), from block 22, node 45X receives the code XXXX. O100. О (where ХХХХ is one of the Kudas codes), and from block 24 to the node 46 comes the code ХХХХ, 0010. 0 (where XXXX is one of the codes of the floor Where to). Code 0000. 0000 0 at the outputs of any block 20.22 and 24 means that the messages received in the receive registers 4.7 and 10, respectively, are free or written into the buffer register 15. On the circuit 49 with. The equalities of node 44 are assigned the values of the first and fourth bits of the destination. Where to (numbering of bits from left to right) and discharge of the floor Repeated comparison of the format of the word information. The comparison circuit 49 of node 45 receives the values of the second and fourth bits of the floor. Repeated and discharge of the floor are a format comparison. words of information. The comparison circuit 46 of node 46 receives the values of the third and fourth bits of the field. Where and Discharge Repeated comparison of the format of the information word. The control register 23 contains three bit triggers: the first triggers the ger indicates the state (T1) and zanto (T) of the buffer register 13; the second trigger indicates the status of Free (T2) and Zanto (T2) of the buffer register 15, the third trigger controls the information inputs of the input registers 47 of the control nodes 44 - 46 (the Zanto state - TZ - receiving from the second information input, Free - TK - reception from the first information entry, t. e. from the output of the previous control node). A distributor of 25 pulses is designed to form over each C signal generated by the signal generator 1: CI1, CI2, PPE, CI4, and CI5. Counter 26 is a three bit counter and is designed to control the operation of block 21. As modules 3 of a computing system, processors, memory blocks, etc. can be used. d. The device works as follows. In the initial state, all bits of the control register 23 and the triggers 50 nodes 44 - 46 are in the Free state. Upon device start-up, generator 1 begins to generate a series of SI signals, under whose control informational messages begin to circulate between channels 2. For each SI signal, the receive registers 4, 7, and 10 record messages from the corresponding information inputs of channel 2. exchange. By . each SI signal, the third bit of the control register 23 is set to the Zanto state (TZ), the triggers 50 of the nodes 44-46 are set to the Free state (IT, 2T, ZT), the registers 18 and 51, and the counter 26 are zeroed. . For each SI signal, the distributor 25 generates the following signals: SI1, which is intended to enable the generation of signals of Cn. Br. 2, Accept and SET. T2; SI2 and PPE - two series of signals of six signals each, designed for operation of block 21. For each signal CI2, the word of information is recorded in the input registers 47 of nodes 44 - 46, and by the signal of PPE - the census of these words of information into the output registers of 48 nodes 44 - 46. Also, on the first signal CI2, the trigger of the third bit of its control register 23 is set to the Free state (T2) and units are added to the counter 2G for each CI2 signal; SI4, designed to allow the formation of signals. 1 Const. 2 and Const. H; SI5, designed to solve the formation of a signal Set. T1. This signal also records messages from the outputs of multiplexers 5, 8, and 11 into the corresponding transmitting registers 6, 9, and 12. . The operation of exchange channel 2 is carried out using the following basic operations. Entry in the reception registers 4, 7 and 10 (ZP. ETC. WG). On signal SI. the reception registers record messages from the corresponding information inputs of the 2-channel channel. P. to. exchange. Entry in buffer register 13 (ZP. BR1). The buffer register 13 records the message (recipient's address, data) from the corresponding information input of the channel and the sender's address from register 16 of the address, the message field is set to BaetCH to one (Zanto), the first; the bit of the control register 2 is set to the Zanto state (T1) and the Itch signal is sent to the module 3 of the computing system. The Record is written to the buffer register 15 (ZP. BR2). The buffer register 15 records the message (the address of the sender, the data) from the output of the multiplexer 14, the second bit of the control register 23 is set to the busy state 4.7 and 10 module 3 of the computing system sends 1 the Accept signal Entry to the transmitting registers b, and 12 (ZP. PER. WG). To the transmitting registers 6, 9 and 12, the signal SI5 records messages from the outputs of multiplexers 5, 8 and 11. Address Comparison (CP. ADR). After performing the operation of ZP. ETC. The WG in block 17 compares the addresses of the recipients of received messages with the address of this channel 2 tons. P. to exchange. Sorting (GRADE), after performing the CP operation. ADR and the possible execution of the operation of the RFP. BR2 receives information words from block 17 to nodes 44-4G and generates control signals from multiplexers 5, 8 and 11 ,. The SORT operation is performed in two steps. At the first stage, using the first signals SI2 and PPE, the processing of words of information on the installation of direct communications for the transmission of messages from receiving registers 4.7 and 10, c. transfer registers 5, 8 and 11. At the second stage, the second, third, fourth, fifth and second signals CI2 and PPE process the information words to establish cross-links for transmitting messages from receiving registers 4.7 and 10 to transmitting registers 5, 8 and 11. channel 2 t. P. to. exchange. Works in three modes: Read Transfer, Write. The reading is intended to receive messages addressed to a given channel of 2 tons. P. to. exchange and transfer them to the module 3 tons. P. to. computing system. This is performed with the operation of the RFP. ETC. WG and CP. ADR. After performing the CP operation. ADRs can be developed by one of the Signals. Const. 18 g. T2; Set . H. T2; Set 18 g. H. R. T2. If there are no signals, signals are generated to control the blocks 20, 22, and 24 elements I. After generating signals 1ST. OUT 18 in 2UST. 18 to register 18, one of the following codes is found: 100 — means that a message from receiving register 4 passes through multiplexer 14; i3lO means that a message from receiving register 7 passes through multiplexer 14; 001 - means that through the multiplexer 14 passes the message from the receiving register 10, According to the signal SI1 and in the presence of one of the signals 1Ust. 18.2 INST. OUT 18, an operation is performed. Br. 2 By the signal Receive module 3 tons. n, k, the computer system rewrites the message from the buffer register 15 to its resisters and generates the PrOn signal. A signal from the generator 1 and a signal to receive a signal Set. T2, in which the second bit of the control register 23 goes to the Free state (T2). The Transmission mode is designed to redistribute messages received in the receive registers 4.7 and 10 and not transmitted to the buffer register 15 between the first, second and third transfer registers b, 9 and 12. In this case, operations are performed sequentially. ETC . WG, CP. ADRs, control signals are generated by blocks 20, 22, and 24 of the elements AND, which is described in the Read mode, then the CORT operation is performed as follows. According to the first signal CI2 and the state of Zanto (TZ) of the third bit. At the p of register 23, a third group of words is received (TZ) into the input registers 47 nodes 44 - 4. fj from the outputs of the corresponding blocks 20, - 22 and 24 elements I. On the first signal CI2, the third bit of the control register 23 goes to the Free state (TOR), which switches the information inputs of the input registers 47, one is added to the counter 26. The signal PPE is the transfer of information words from the input registers 47 to the output transmitting registers 48. If in the received information word the bit field Where the corresponding number of the given node (first, second or third) is equal to one and the trigger 50 does not go in the Free state (IT, 2T, 3T), then the comparison circuit 49 generates a signal . Per. P) d, in which the output register 48 is zeroed, the signal Set. T, in which the trigger 50 enters the state. Zanto (IT, 2T, ZT) and signal Zp. RU, according to which register 51 registers the value of the word From the information word. If in the received information word the bit is the Where to, corresponding to the node number (the first one). second or third) is equal to ones and trigger 50 is in Zanto state (1T, 2T, 3T), then comparison circuit 49 produces a signal Set UM, which enters output register 48, according to which the bit field is repeated in the unit. On the second and third signals SI2 and PPE, actions similar to those described take place. above, differing only in that the words of information at nodes 44 through 46 are received from the first information inputs. On the fourth signals SI2 and PPE, the information words are received in Input registers 47 and transmitted to output registers 48. According to the signal CI2, a unit is added to the counter 26 (the trigger of the most significant bit is set to one). If in the received information word the fourth bit is Where to or bit to the floor Repeated comparison is equal to one (one in the fourth bit of the field Where does it mean that the message received to the transmitting register 4, 7 or 10 and addressed to this exchange channel 2 ,. is not recorded in the buffer register 15) and the trigger 50 fails J in the Free state (1T, 2T, 3T), then by the single trigger state of the high bit of the counter 26, the circuit 49 compares the Cbl signals. Per, Pr, Const. T and Sn. RU, on which actions similar to those described above are performed. According to the fifth and sixth, signals CI2 and PPE, actions similar to those described above for the fourth signals CI2 and PPE occur. As a result of the SORT operation in the registers 51, the field codes are From. to whom the outputs of multiplexers 5, 8, and 11 receive messages from the first, second, or third information inputs. After the SORT operation, an RR operation is performed. PER. WG. The recording is intended to receive messages from modup 3 and transmit them to one of the transmitting registers 6, 9 and 12 and is performed in the following sequence. When module 3 needs to send a message, it sends a signal to put a message (recipient address, data) on its information output. According to the SI signal from generator 1, the Free state (T1) of the first bit of the control register 23, and the signal Zper, an RZ operation is performed. Yor one. Upon receipt of the signal, the module 3. removes the 3per signal and the message from its information output. At this stage, operations are also performed. ETC. WG, CP. ADR, GRADE. After performing the PORT operation, depending on the states of the flip-flops 50, one of the signals is generated; SET 1:, 1T. T1. SI42 Const. 2-1T. 2T. T1. SI4; Set H - 1T. ST T1. SI4. T2. As a result of this stage, the code 0001 is located in one HQM of the registers 51, which means that the output from the corresponding multiplexer receives a message from the third information input. Then the operation is performed. PER. WG. By the signal SI5 and one of the signals of Set. 1, Set. 2 and. A signal is generated. T -. Thus, each exchange channel device can operate simultaneously in all three modes, which provides higher throughput by reducing the communication paths between the modules of the computer system and increasing the number of possible message flow paths. 3 one. 1 L

0uS.f З.М.1.К0uS.f Z.M.1.K

.2.2

фиг Лfig L

фиг. 6FIG. 6

фив.8fiv.8

Фиг.99

Claims

1. УСТРОЙСТВО СВЯЗИ ДЛЯ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ, содержащее первую матрицу каналов обмена .размерностью Μ·Ν (где М - количество строк, Н - количество столбцов матрицы) , первый управляющий вход каждого из которых соединен с выходом генератора тактовых импульсов, первый информационный выход канала обмена m -ой строки_ η -го столбца первой матрицы (щ=1,М; η'= 1/1 ) связан с первым информационным входом канала обмена (ш+1)-ой строки,η -го столбца первой матрицы, первый информационный выход канала обмена М-ой строки :п -го столбца первой матрицы соединен с первым информационным входом канала обмена первой строки tt -го столбца первой матрицы, второй информационный выход канала обмена tn -ой строки -го Столбца первой матрицы соединен с вторым информационна входом канала, обмена tn-ой строки (ц+1)-го столбца первой матрицы, второй информацион- ный выход канала обмена tn-ой строки. N-го столбца первой матрицы соединен с вторым информационным входом канала обмена Ш-ой строки первого столбца первой матрицы,третьи информационные вход и выход, второй управляющий в^сод и управляющий выход канала обмена tn -ой строки Л1 -го столбца первой матрицы являются соответствующей подгруппой первой группы вхо дов и выходов устройства, причем каждый канал обмена содержит первые и вторые приемные, передающие и буферные регистры, регистр адреса, блок сравнения, узел коммутации управляющих сигналов, первый и второй блоки элементов И и управляющий регистр, первым входом соединенный с первым управляющим входом канала обмена, первым входом узла коммутации управляющих сигналов и управ ляющими входами первого и второго приемных регистров, информационные взводы которых соединены соответственно с первым и вторым информационными входами канала обмена, а информационные выходы - соответственно с первым и вторым информационными входами блока сравнения, третий информационный вход которого соединен с выходом регистра адреса и первым информационным входом первого буферного регистра, второй информацион-5 ный вход которого й информационный выход второго буферного регистра соединены соответственно с третьими. информационными входом й выходом канала обмена, а управляющие входы соответственно с первым и вторым выходами узла коммутации управляющих сигналов, вторым и третьим входами соединенного соответственно с управляющим выходом блока сравнения и первым выходом управляющего регистра, второй вход которого соединен с третьим выходом узла коммутации управляющих сигналов,четвертым выходом соединенного с управляющими входами первого и второго блоков элементов И, а четвертым входом и пятым выходом - соответственно с вторым управляющим входом и управляющим выходом канала обмена, первый и второй информационные выходы которого соединены с информационными выходами соответственно первого и второго передающих регистров, о т,л и -ч а ю щ е е с я тем, что, с целью повышения пропускной способности устройства, в него введены К-1 матриц каналов обмена, а в каждый канал обмена введены третьи приемный и передающий регистры, пер вый, второй, третий и четвертый мультиплексоры, регистр,управления четвертым мультиплексором, блок управления первым, вторым и третьим мультиплексорами, третий блок элементов И, распределитель импульсов и счетчик, причем четвертый информационный выход канала обмена щ -ой строки_п -го столбца к-ой матрицы (кь1,К) соединен с четвертым информационным входом канала обмена т--ой строки и-го столбца (к+1)-ой матрицы, четвертый информационный выход канала обмена -ой строки П-го столбца к-ой матрицы соединен с четвертым информационным входом канала обмена Hi-ой строки и -го столбца первой матрицы, в каждом канале обмена выход счетчика соединен с первым управляющими входом блока управления первым, вторым и третьим мультиплексорами, второй управляющий вход которого соединен с входом распределителя импульсов, первым управляющим входом канала обмена, первыми входами регистра управления четвертым мультиплексором и счетчика, вторым входом соединенного с первым выходом распределителя импульсов, второй и третий выходы которого соединены соответственно с третьим управляющим входом блока управления первым, вторым и третьим мультиплексорами и управляющими входами первого, второго и- третьего передающих регистров, а четвертый и пятый выходы - соответственно с пятым входом узла коммутации управляющих сигналов и третьим входом управляющего регистра, вторым выходом соединенного с четвертым управляющим входом блока управления, первым, вторым и третьим мультиплексорами, первый выход которого соединен с шестым входом узла коммутации управляющих сигналов, шестым, четвертым, и седьмым выходами соединенного соответственно с вторым входом регистра управления четвертым мультиплексором, управляющим входом третьего блока элементов И и пятым управляющим входом блока, управления первым, вторыми третьим мультиплексорами, четвертый информационный вход блока сравнения соединен с информационным выходом третьего приемного регистра, а информационный выход - с информационными входами первого, второго и третьего блоков элементов И, информационными выходами соединенных со ответственно с первым, вторым итретьим информационными входами блока управления мультиплексорами, второй, третий и четвертый выходы которого соединены с управляющими входами. соответственно первого, второго и третьего мультиплексоров, управляющий вход четвертого мультиплексора соединен с выходом регистра управления четвертым мультиплексором, информационные входы первого, второго .и третьего передающих регистров и второго буферного регистра соединены Соответственно с выходами первого, второго, третьего и четвертого мультиплексоров, первыми, вторыми и третьими информационными входами соединенных соответственно с информационными выходами первого, второго и третьего приемных регистров,, информационный .выход первого буферного регистра соединен с четвертыми информационными входами первого, второго и третьего мультиплексоров, управляющий вход третьего приемного регистра соединен с первым управляющим входом канала обмена, четвертые информационные вход и выход которого связаны соответственно с информационным входом 'третьего приемного регистра и информационным выходом третьего передающего регистра.1. A COMMUNICATION DEVICE FOR A COMPUTING SYSTEM, containing the first matrix of exchange channels. Dimension Μ · Ν (where M is the number of rows, H is the number of columns of the matrix), the first control input of each of which is connected to the output of the clock generator, the first information output of the exchange channel the mth row_ of the ηth column of the first matrix (u = 1, M; η '= 1/1) is connected to the first information input of the exchange channel (w + 1) of the row, ηth column of the first matrix, the first information output the exchange channel of the Mth row: the nth column of the first matrix is connected to the first information input of the exchange channel of the first row of the ttth column of the first matrix, the second information output of the exchange channel of the tnth row of the 1st column of the first matrix is connected to the second information input of the channel, the exchange of the tnth row of (t + 1) th column of the first matrix , the second information output of the tn-th line exchange channel. The nth column of the first matrix is connected to the second information input of the exchange channel of the -th row of the first column of the first matrix, the third information input and output, the second control input in ^ soda and the control output of the exchange channel of the tnth row of the L1th column of the first matrix are a subgroup of the first group of inputs and outputs of the device, each exchange channel containing the first and second receiving, transmitting and buffer registers, an address register, a comparison unit, a switching node for control signals, the first and second blocks of elements branch register, the first input connected to the first control input of the exchange channel, the first input of the switching node of the control signals and the control inputs of the first and second receiving registers, information platoons of which are connected respectively to the first and second information inputs of the exchange channel, and information outputs, respectively, to the first and second information inputs of the comparison unit, the third information input of which is connected to the output of the address register and the first information input of the first buffer reg isster, the second information-5th input of which the informational output of the second buffer register are connected respectively with the third. information input and output of the exchange channel, and the control inputs, respectively, with the first and second outputs of the switching node of the control signals, the second and third inputs respectively connected to the control output of the comparison unit and the first output of the control register, the second input of which is connected to the third output of the switching signal control node, the fourth output connected to the control inputs of the first and second blocks of AND elements, and the fourth input and fifth output, respectively, with the second control input the control output of the exchange channel, the first and second information outputs of which are connected to the information outputs of the first and second transmitting registers, respectively, so that, in order to increase the throughput of the device, K-1 matrices of the exchange channels, and in each exchange channel the third receiving and transmitting registers, the first, second, third and fourth multiplexers, the register, the control of the fourth multiplexer, the control unit of the first, second and third multiplexers, the third block of e elements And, a pulse distributor and a counter, and the fourth information output of the exchange channel of the nth row of the nth column of the kth matrix (k1, K) is connected to the fourth information input of the exchange channel of the nth row of the ith column (k + 1 ) of the matrix, the fourth information output of the exchange channel of the ith row of the Pth column of the k-th matrix is connected to the fourth information input of the exchange channel of the Hi-th row and the th column of the first matrix, in each exchange channel the counter output is connected to the first control input control unit first, second and third mule multiplexers, the second control input of which is connected to the input of the pulse distributor, the first control input of the exchange channel, the first inputs of the control register of the fourth multiplexer and the counter, the second input connected to the first output of the pulse distributor, the second and third outputs of which are connected respectively to the third control input of the control unit , the second and third multiplexers and control inputs of the first, second and third transmitting registers, and the fourth and fifth outputs, respectively but with the fifth input of the control signal switching unit and the third input of the control register, the second output connected to the fourth control input of the control unit, the first, second and third multiplexers, the first output of which is connected to the sixth input of the control signal switching unit, the sixth, fourth, and seventh outputs connected respectively to the second input of the control register of the fourth multiplexer, the control input of the third block of elements And and the fifth control input of the block, control the first, second tr According to multiplexers, the fourth information input of the comparison unit is connected to the information output of the third receiving register, and the information output is connected to the information inputs of the first, second and third blocks of AND elements, information outputs connected to the first, second and third information inputs of the multiplexer control unit, second, the third and fourth outputs of which are connected to the control inputs. respectively, of the first, second and third multiplexers, the control input of the fourth multiplexer is connected to the output of the control register of the fourth multiplexer, the information inputs of the first, second. and third transmit registers and the second buffer register are connected respectively with the outputs of the first, second, third and fourth multiplexers, first, second and third information inputs connected respectively to the information outputs of the first, second and third receiving registers, information .you the course of the first buffer register is connected to the fourth information inputs of the first, second and third multiplexers, the control input of the third receive register is connected to the first control input of the exchange channel, the fourth information input and output of which are connected respectively to the information input of the third receive register and the information output of the third transmit register .

2. Устройство по п. 1, отличающееся тем, что блок управления первым, вторым и третьим мультиплексорами содержит первый, второй и третий узлы управления мультиплексором, каждый из которых содержит входной и выходной регистры, схему сравнения, триггер занятости узла и регистр управления мультиплексором, причем первые информационные входы входных регистров первого, второго и третьего узлов управления мультиплексором соединены соответственно С выходами выходных регистров третьего, первого и второго узлов управления мультиплексором, вторые информационные входы - соответственно с первым, вторым и третьим информационными входами блока, а первые и вторые управляющие входы - соответственно с третьим и четвертым управляющими входами блока, в каждом узле управления мультиплексором выход входного регистра соединен с информационными входами выходного регистра, схемы сравнения и регистра управления мультиплексором, первые управляющие входы которых подключены соответственно к третьему, первому и второму управляющим входам блока, а вторые управляющие входы - соответственно к первому выходу схемы сравнения, первому выходу триггера занятости узла и пятому управляющему входу блока, третий управляющий вход выходного регистра соединен с вто рым выходом схемы сравнения, третьим управляющим входом регистра управления мультиплексором и первым входом триггера занятости узла, вторые вход и выход которого подключены соответственно к. второму управляющему входу и первому выходу блока, выход регистров управления мультиплексорами первого, второго и третьего узлов управления мультиплексором являются соответственно вторым, третьим и чет вертым выходами блока.2. The device according to p. 1, characterized in that the control unit of the first, second and third multiplexers contains the first, second and third control units of the multiplexer, each of which contains input and output registers, a comparison circuit, a node busy trigger and a multiplexer control register, moreover, the first information inputs of the input registers of the first, second and third nodes of the multiplexer control are connected respectively. With the outputs of the output registers of the third, first and second nodes of the multiplexer control, the second information inputs, respectively, with the first, second and third information inputs of the block, and the first and second control inputs, respectively, with the third and fourth control inputs of the block, in each control unit of the multiplexer, the output of the input register is connected to the information inputs of the output register, the comparison circuit, and the control register a multiplexer, the first control inputs of which are connected respectively to the third, first and second control inputs of the block, and the second control inputs are respectively to the first the output of the comparison circuit, the first output of the node’s busy trigger and the fifth control input of the unit, the third control input of the output register is connected to the second output of the comparison circuit, the third control input of the multiplexer control register and the first input of the node’s busy trigger, the second input and output of which are connected respectively to the second control input and the first output of the block, the output of the control registers of the multiplexers of the first, second and third nodes of the control of the multiplexer are respectively m, the third and fourth outputs of the block.