SU1057970A1 - Incrementing multiplier of analog signal - Google Patents

Abstract

1. ИНКРЕМЕНТНЫЙ УМНОЖИТЕЛЬ АНАЛОГОВЫХ СИГНАЛОВ, содержащий сумматор- .вычитатель, выходы которого  вл ютс  выходом умножител , и триггер управлени , соединенный счетным входом с входом тактовых импульсов, а первым и вторым выходами - с входами разрешени  преобразовани  первого и второго след щих аналого-цифровых преобразователей соответственно, каждый из которых подключен информационным входом к входу соответствующего сомножител  умножител , а выходами модул  кода результата преобразовани . - к соответствующей группе информационных входов первого коммутатора, отличающийс  тем, что, с целью расширени  частотного диапазона перемножаемых сигналов, в него дополнительно введены второй и третий коммутаторы, сумматоры по модулю два и блок сдвига кода, соединенный выходами с информационными входами сумматора-вычитател , информационными входами - с выходами первого коммутатора , а.управл ющими входами с выходами второго коммутатора, подключенного первой и второй группами информационных входов к выходам кода приращени  первого и второго след щих аналого-цифровых преобразователей соответственно, тактовые входа которых соединены с входом тактовой частоты умножител  и со стробирующим входом сумматора-вычитател , подключенного управл ющим входом к выходу третьего коммутатора, соединенного информационными входами с выходами первого и вторюго сумматоров по модулю два, входы первогЬ из которых подключены к выходу знака кода результата преобразовани  первого след щего аналого-цифрового преобразовател  и к выходу знака рассогласовани  второго след щего аналого-цифрового преобразовател  , а входы второго сумматор а по модулю два соединены с выходом СП знака кода результата преобразовани  второго след щего аналого-цифрового ;о преобразовател  и с выходом знака рассогласовани  первого след щего аналого-цифрового преобразовател , причем управл ющие входы коммутаторов подключены к первому и второму выходам триггера управлени  соответст венно. 2. Умножитель по п. 1, отличающийс  тем, что каждый след щий аналого-цифровой преобразователь содержит вычитающий узел, нульорган , элемент И, цифроаналоговый преобразователь, накапливающий сумматор , приоритетный блок и группу пс1. AN INCREMENT MULTIPLE OF ANALOG SIGNALS, containing an adder-subtractor, whose outputs are the output of a multiplier, and a control trigger connected by a counting input to the input of clock pulses, and the first and second outputs to the inputs of the resolution of the first and second consecutive analog outputs. converters, respectively, each of which is connected by an information input to the input of the corresponding multiplier of the multiplier, and outputs of the module of the conversion result code. - to the corresponding group of information inputs of the first switch, characterized in that, in order to expand the frequency range of the multiplied signals, the second and third switches, modulo two adders and a code shift block connected by outputs to information inputs of a subtractor, information inputs - with the outputs of the first switch, and control inputs with the outputs of the second switch connected by the first and second groups of information inputs to the outputs of the increment code ne first and second analog-to-digital converters respectively, the clock inputs of which are connected to the clock input of the multiplier and the gate input of the adder-subtractor connected by the control input to the output of the third switch connected by information inputs to the outputs of the first and second modulator two, inputs of the first of which are connected to the output of the sign of the conversion result code of the first following analog-to-digital converter and to the output of the mismatch sign of the second trace Analog-to-digital converter, and the inputs of the second adder modulo two are connected to the output of the SP sign of the conversion result code of the second servo analog-to-digital converter and the output of the mismatch sign of the first subsequent analog-digital converter, and the control inputs of the switches are connected to the first and second outputs of the control trigger, respectively. 2. A multiplier according to claim 1, characterized in that each successive analog-to-digital converter contains a subtracting node, a null organ, an AND element, a digital-analog converter, an accumulator, a priority block, and a group of ps

Description

роговых элементов, подключенных входами к выходу вычитающего узла, а выходами - к информационным входам приоритетного блока, соединенного стробирующим входом со стробирующим входом накапливающего сумматора и с выходом элемента И, а выходами - с выходами кода приращени  след щего аналогоцифрового преобразовател  и с информационными входами накапливающего сумматора, подключенного управл 1ощим входом к выходу нуль-органа и к выходу знака рассогласовани  след щего аналого-цифрового преобразовател , а выходами разр дов - к входам цифроаналогового преобразовател , соединенного выходом с первым входом вычитающего узла, подключенного вторым входом к информационному входу след щего аналого-цифрового преобразовател , а выходом - к входу нуль-органа , причем входы элемента И  вл ютс  соответственно тактовым входом и входом разрешени  преобразовани  след щего аналого-цифрового преобразова ,тел ,-а выход знакового разр да и выходы остальных разр дов накапливающего сумматора  вл ютс  выходом знака кода результата и выходами модул  кода результата преобразовани  след щего аналого-цифрового преобразовател  соответственно.horn elements connected by inputs to the output of the subtracting node, and outputs to information inputs of the priority block connected by a gate input with a gate input of the accumulating adder and with the output of the I element, and outputs with outputs of the increment code of the following analog-to-digital converter and information inputs of the accumulating adder connected by a control input to the output of the zero-organ and to the output of the mismatch sign of the following analog-digital converter, and the outputs of the bits to the inputs of a analogue converter connected by an output to the first input of a subtracting node connected by a second input to the information input of the following analog-digital converter, and an output to the input of the zero-organ, the inputs of the And element being the clock input and the input of the resolution of the following analogue the digital transform, the body, the sign bit output and the outputs of the remaining bits of the accumulating adder are the output of the sign of the result code and the outputs of the transform result code module with units present analog-digital converter, respectively.

. Изобретение относитс  к автоматике и вычислительной технике и может найти применение в аналого-цифровых и гибридных вычислительных устройствах и системах с различной формой представлени  информации дл  перемножени  аналоговых сигналов с представлением результата в цифровой форме.. The invention relates to automation and computing and can be used in analog-digital and hybrid computing devices and systems with various forms of information representation for multiplying analog signals with digital representation of the result.

Известен умножитель аналоговых си1- налов с цифровым выходом, содержащий П1эеобрааователи аналог-частота, блок преобразовани  длительности интервала в напр жение и счетчик результатаj lj.An analogue digital signal multiplier with a digital output is known, containing analog-frequency signal converters, an interval-to-voltage duration conversion unit, and a result counter lj.

Известен умножитель аналоговых сигналов с цифровым выходом, содержащий компораторы, генератор тактовых импульсов, делители частоты, генератор линейно-измен ющегос  напр жени , распределитель импульсов, элементы И, ИЛИ, И-НЕ, ИЛИ-НЕ, ключи и счетчик результата С2 XAn analog signal multiplier with a digital output is known, which contains comparators, a clock generator, frequency dividers, a linear-varying voltage generator, a pulse distributor, AND, OR, NAND, OR NOT elements, keys, and a C2 X result counter.

Недостатком умножителей  вл етс  ограниченный частотный диапазон перемножаемых сигналов.The disadvantage of multipliers is the limited frequency range of the multiplied signals.

Наиболее близким к предлагаемомуClosest to the proposed

по технической сущности  вл етс  ин . умножитель аналоговых сигналов , содержащий сумматор-вычитатель выходы которого  вл ютс  выходом умножител , и триггер управлени , соединенный счетным входом с входом тактовых импульсов, а первым и вторым выходами - с в 1одами разрешени  преобразовани  первого и второго след щих аналого-цифровых преобразователей соответственно, каждый из которых подключен информационным входом к входу соответствующего сомножител  умножител , а выходами модул  пр мого и инверсного кода результата преобразовани  - к соответствующей группе информационных входов первого коммутатора , соединенного выходами с информац 1онными входами cyMMatopa-вычитател , подключенного управл ющим входом к выходу элемента ИЛИ, соединенного входами с выходами знака рассогласовани  первого и второго след щих аналого-цифровых преобразователей пр мые и инверсные выходы знака рассогласовани  которых подключены к соответствующим управл ющим входам первого ког4мутатора. Каждый след щий аналого-цифровой преобразователь содержит компаратор, подключенный сигнальными входами к информационному входу след щего аналого-цифрового преобразовател  и выходу цифроаналогового преобразовател , управл ющим входом - к первому управл ющему входу след щего аналого-цифрового преобразовател , а пр мым и инверсным выходами - к пр мому и инверсному выходам знака рассогласовани  след щего аналого-цифрового преобразовател  и к суммирующему и вычитающему входам реверсивного счетчика, соединенного ) выходами разр дов с входами цифроаналогового преобразовател  З Недостатком умножител   вл етс  ограниченный частотный диапазон пере множаемых .аналоговых, сигналов, в частности, максимальна  частота изме нени  входных сигналов ограничена вы ражением вида г .Ij42-l- -Гги 1 VnaxТПТ где fr; - частота следовани  тактовых импульсов; 2 - вес единицы младшего разр  да п-разр дного аналогоцифрового преобразовател . Цель изобретени  расширение час тотного диапазона пёре.множаемых сигналов .V Дл  достижени  цели в инкрементны умножитель аналоговых сигналов, содержащий сумматор-вычитатель, выходы которого  вл ютс  выходок умножител  и триггер управлени , соединенный счетным входом с входом тактовых импульсов , а первым и вторым выходами с входами разрешени  преобразовани  первого и второго след щих аналогоцифровых преобразователей соответственно , каждый из которых подключен информационным входом к входу соответствующего сомножител  умножител , а выходами модул  кода результата преобразовани  - к соответствующей группе информационных входов первого коммутатора, дополнительно введены второй и третий коммутаторы, суммато ры по модулю два и блок сдвига кода-, соединенный выходами с информационными входами сумматора-вычитател , информационными входами - с выходами первого KOMMytaTopa, а управл ющими входами - с выходами второго коммутатора , подключенного первой и второ группами информационных входов к выходам кода приращени  первого и второго след щих аналого-цифровых преоб разователей соответственно, тактрвые входы которых соединены с входом так товой частоты умножител  и со стробирующим входом сумматора-вычитател  подключенного управл ющим входом к выходу третьего коммутатора, соедине ного информационными входами с выходами первого и второго сумматоров по модулю два, входы первого из кото рых подключены к выходу знака кода результата преобразовани  первого след щего аналого-цифрового преобразовател  и к выходу знака рассогларовани  второго след щего аналогоцифрового преобразовател , а .входы второго сумматора по модулю два соединены с выходом знака кода результата преобразовани  второго след щего аналого-цифрового преобразовател  и с выходом знака рассогласовани  перво го след щего аналого-цифрового преобразовател , причем управл ющие входы коммутаторов подключены к первому и второму выходам триггера управлени  соответственно. При этом .каждый след щий аналогоцифроёой ,преобразователь содержит вычитающий узел, нуль-орган, элемент И, цифроаналоговый преобразователь, на- . капливающий сумматор, приоритетный блок и группу пороговых элементов, подключенных входами к выходу вычитающего узла, а выходами - к информационным входам приоритетного блока, соединенного стробирующим входом со стробирующим входом накапливающего сумматора и с выходом элемента И, а выходами - с выходами кода приращени  след щего аналого-цифрового преобразовател  и с информационными входами накапливающего сумматора, подключенного управл ющим входом к выходу нульоргана и к выходу знака рассогласовани  след щего аналого-цифрового преобразовател ,, а выходами разр дов к входам цифроаналогового преобразовател , соединенного выходом с первым входом вычитающего узла, подключенного вторым входом к информационному входу след щего аналого-цифрового преобразовател , а выходом - к входу , нуль-органа, причем входы элемента И  вл ютс  соответственно тактовым входом и входом разрешени  преобразовани  след щего аналого-цифроэого преобразовател , а выход знакового разр да и выходы остальных разр дов накапливающего сумматора  вл ютс  выходом знака кода результата и выходами модул  кода результата преобразовани  след щего аналого-цифрового преобразовател  соответственно. На фиг. 1 изображена блок-схема инкрементного умножител  аналоговых сигналов; на фиг, 2 - блок-схема след щего аналого-цифрового преобразовател . Инкрементный умножитель (фиг. 1) содержит сумматор-вычитатель 1, выходы которого  вл ютс  выходом умножител , и триггер 2 управлени , соединенный счетным входом с входом 3 тактовых импульсов, а первым и вторым 10 выходами - с входами разрешени  преобразовани  первого и второго след щих аналого-цифровых преобразователей 4 и 5 соответственно. Каждый из преобразователей 4 и 5 подключен информационным входом к соответствующе му входу 6 или 7 сомножител , а выходами модул  кода результата преобразовани  к соответствующей группе информационных входов первого коммутатора 8. Блок 9 сдвига кода соединен выходами с информационными входа ми сумматора-вычитател  1, информационными входами - с выходами первог коммутатора 8, а управл ющими входами - с выходами второго коммутатора 10. Коммутатор 10 подключен первой и второй группами информационных вхо дов к выходам кода приращени  первог и второго преобразователей и 5 соответственно , вторые управл ющие вхо ды которых соединены с входом 3 тактовой частоты и со стробирующим входом сумматора-вычитател  1. Сумматор вычитатель 1 подключен управл ющим входом к выходу третьего коммутатора 11, соединенного информационными входами с выходами первого и второго 12 и 13 сумматоров по модулю два. Сумматор 12 по модулю два подключен входами к выходу знака кода результа та преобразовани  преобразовател  k и к выходу знака рассогласовани  пре образовател  5- Сумматор 13 по модул два соединен входами с выходом знака кода результата преобразовани  преобразовател  5 и с выходом знака рассогласовани  преобразовател  k. Управл ющие входы коммутаторов 8, 10 и 11 подключены к первому и второму выходам триггера 2 управлени . Входы обнулени  преобразователей 4 и 5 и сумматора-выуитател  1 соединены с шиной 14 приведени  умножител  в исходное состо ние. Каждый из след щих зналого-цифро ,вых преобразователей 4 и 5 может быт выполнен, например, содержащим(фиг.2 вычитающий узел 1 5, нуль-орган 16, элемент И 17, цифроаналоговый преобразователь 18, накапливающий сумматор 19, приоритетный блок 20 и группу 21 пороговых элементов. Элементы группы 21 подключены входами к выходу вычитающего узла 15, а выходами - к информационным входам приоритетного блока 20, соединенного С1робирующим входом со сгробирующим 06 входом накапливающего сумматора 19 и с выходом элемента И 17, а выходами - с выходами кода приращени  след щего аналого-цифрового преобразовател  и с информационными входами сумматора tS- Сумматор 19 подключен управл ющим входом к выходу нульоргана 16 и к выходу знака рассогласовани  след щего аналого-цифрового преобразовател , а выходами разр дов - к входам цифроаналогового преобразовател  18, соединенного выходом с первым входом вычитающего узла 15- Узел.15 подключен вторым вхоДОм к информационному входу след щего аналого-цифрового преобразовател , а выходом - к входу нуль-органа 16. Входы элемента И 17  вл ютс  тактовым входом и входом разрешени  преобразовани  след щего аналого-цифрового преобразовател , выход знакового разр да и выходы остальных разр дов сумматора 19  вл ютс  выходом знака кода результата и выходами модул  кода результата преобразовани  след щего аналого-цифрового преобразовател  соответственно. Инкрементный умножитель аналоговых сигналов (фиг. 1) работает следующим образом. Сигналом Начальна  установка по входу 14 осуществл етс  сброс в нулевое состо ние аналого-цифровых преобразователей i и 5 и сумматора-вычитател  1. При подключении перемножаемых аналоговых сигналов на первый 6 и второй 7 входы сомножителей и подаче тактовых импульсов на вход 3 след щие аналого-цифровые преобразователи и 5 в зависимости от скорости изменени  входных сигналов начинают отслеживать с переменным шагом по уровню , изменени  входных сигналов. Аналого-цифровой преобразователь ( фиг. 2) работает следующим образом. Сигналом Начальна  установка по входу 14 осуществл етс  сброс в О накапливающего сумматора 19- На вход 6 или 7 подключаетс  аналоговый сигнал. При наличии тактовых импульсов на входе 3 и разрешении от триггера 2 управлени  элемент И 17 разрешает прохождение тактовых импульсов на приоритетный блок 20 и нульорган 1б. Вычитающий узел 15 определ ет pa3hjocTb между входным напр жением и напр жением обратной св зи с выхода цифроаналогового преобразовател  18. Эта разность прикладываетс  к входу нуль-органа 16 и входом всех пороговых элементов группы 21. Знакочувствительные пороговые элементы срабатывают при достижении напр жением разности значений порогов, на которые настроены соответствующие пороговые элементы (например, по двоичному закону: 1,2 ,... , условных единиц, где m - число пороговых элементов ). Приоритетный блок 20 в моменты времени, определ емые тактовыми импульсами с элемента И 17, выдел ет старший по весу пороговый элемент из числа сработавших. Нуль-орган 16 в те же моменты времени определ ет знак напр жени  разности, который  вл етс  сигналом Знак рассогласовани  аналого-цифрового преобразовател . Коды с выходом приоритетного блока 20 представл ют собой приращени  входного сигнала, округленные до значени  кратного степени двойки, т.е. п(эедставл ют собой одну единицу в соответствующем разр де кода (позиционный код). Коды с выхода приоритет ного блока 20  вл ютс  сигналом Величина приращени  аналого-цифрового преобразовател . Код знака напр жени  разности с выхода нуль-органа 16 настраивает накапливающий сумматор 19 rib управл ющему входу на выполнение операции Сложение или Вычитание. В моменты времени, определ емые тактовыми импульсами , накапливающий сумматор 19 добавл ет к своему содержимому или вычитает из него единицу соответствующего разр да, поступившую с приоритетного блока 20. Выходы накапливающего сумматора 19  вл ютс  выходами кода результата преобразовани  аналого-цифрового преобразовател  и управл ют цифроаналоговым преобразователем . 18, стрем сь уменьшить вел чину рассогласовани  между входным напр жением и напр жением обратной св зи с выхода цифроаналогового преобразовател  18. Разрешение на работу след щим аналого-цифровым преобразовател м 4 и 5 дает через один такт следовани . тактовых импульсов, что осуществл етс  с помощью триггера 2 управлени  на счётный вход которого подаютс  тактовые импульсы. Этот же триггер 2 управлени  управл ет работой коммута торов 8, 10 и 11, первый из которых осуществл ет поочередное подключение .выходов первого 4 и второго 5 анало1 08 го-цифродых преобразователей на информационные входы блока 9 сдвига кода, la третий коммутатор 11 - поочередное подключение выходов сумматоров 12 и 13 по модулю два к управл ющему входу сумматора - вычитател  1, осуществл   управление выбором режимов Сложение или Вычитание. Сумматоры 12 и 13 осуществл ют анализ знаков выходного кода одного аналого-цифрового преобразовател  и знака рассогласовани  другого аналого-цифрового преобразовётел , выдава  О при равенстве знаков и 1 при разных знаках, второй коммутатор 10 осуществл ет поочередное подключение выходов величины приращени  аналого-цифровых преобразователей t и 5 на управл ющие входы блока 9 сдвига кода. Так как пороги срабатывани  пороговых элементов в аналого-цифровых преобразовател х выбраны кратными степени 2, то умножение выходного кода одного аналогоцифрового преобразовател  на величину приращени  сигнала другого аналогоцифрового преобразовател  заменено операцией сдвига выходного кода на соответствующее число разр дов, которое осуществл етс  с помощью блока 9 сдвига. Сумматор-вычитатель 1 в зависимости от состо ни  выхода соответствующего из сумматоров 12 или 13 осуществл ет добавление к своему содержимому выходного кода одного аналого-цифрового преобразовател , сдвинутого на число разр дов равное величине приращени  другого аналогоцифрового преобразовател  или вычитание из него. Содержимое сумматоравычитател  1 представл ет собой текущее значение кода произведени  двух логовых сигналов, которое постут на цифровой выход умножител . Алгоритм работы рассмотренного умител  может быть описан следующими ажени ми: xu-i Uyy тЧ-1 (sign х © @ signAy)/х //лу ;;/ + + (sign y,®sign лх ,.) /у //ЛХ /, цифровые значех ,у и xj+.yU-i ни  сигналов в моменты времени t. и t приращени  входДX : и ЛУ . ных сигналов за врем  ut.; 0 - операци  Сумм по модулю 2 (+mod2); /xj/ - модуль величи . .НЫ X j. Максимальна  частота сигналов, ко торые могут быть отслежены с помощью след щего аналого-цифрового преобразовател  с переменным шагом уравно вешивани  и перемножены с помощью умножител , определ етс - следующей зависимостью: , Так как во входных аналоговых сигналах присутствуют значени  производных , существенно отличающиес  от максимальных, то участки сигналов, имеющие меньшую производную, отслеживаютс  более младшими разр дами и, следовательно,, с меньшей погрешностью, а участки сигналов с большей крутизной отслеживаютс  с большей погрешностью , однако в целом частотный диапазон сигналов, которые могут быть перемножены с помощью данного умножител , расшир етс  по сравнению с частотным диапазоном сигналов, перемножаемых в прототипе. К 6м КУby technical essence is in. An analog signal multiplier, containing an adder-subtractor whose outputs are a multiplier output, and a control trigger connected by a counting input to a clock pulse input, and the first and second outputs are connected to 1 conversion resolution data of the first and second subsequent analog-digital converters, respectively of which is connected by the information input to the input of the corresponding multiplier of the multiplier, and the outputs of the module of the direct and inverse conversion result code - to the corresponding information group the inputs of the first switch connected by the outputs to the information inputs of the cyMMatopa-subtractor connected by the control input to the output of the OR element connected by the inputs to the outputs of the mismatch sign of the first and second next analog-digital converters of the forward and inverse outputs of the mismatch sign which are connected to the corresponding control inputs of the first switch. Each next analog-to-digital converter contains a comparator connected by signal inputs to the information input of the next analog-digital converter and a digital-to-analog converter output, the control input to the first control input of the next analog-digital converter, and direct and inverse outputs to the direct and inverse outputs of the mismatch sign of the following analog-digital converter and to the summing and subtracting inputs of a reversible counter connected to the output of the bit to the inputs of DAC W multiplier disadvantage is the limited frequency band re proliferating .analogovyh, signals, in particular, the maximum measurable frequency is limited Neny input you expressions of the form g .Ij42-l- -Ggi 1 wherein VnaxTPT fr; - clock frequency; 2 is the low-order unit weight of a n-bit analog-to-digital converter. The purpose of the invention is to expand the frequency range of multiplied signals .V To achieve the goal of an incremental analog signal multiplier, a totalizer-subtractor, whose outputs are multiplier tricks and a control trigger connected by a counting input to a clock pulse input, and the first and second outputs the enable inputs of the conversion of the first and second next analog-digital converters, respectively, each of which is connected by an information input to the input of the corresponding multiplier multiply , and the outputs of the conversion result code module - to the corresponding group of information inputs of the first switch, the second and third switches, modulo-two adders and the code shift block, connected to the information inputs of the adder-subtractor, information inputs - to the outputs of the first KOMMytaTopa and the control inputs - with the outputs of the second switch, connected by the first and second groups of information inputs to the outputs of the increment code of the first and second next analog-to-digital converters respectively, the clock inputs of which are connected to the input of the multiplier frequency and the gate input of the adder-subtractor connected by a control input to the output of the third switch connected by information inputs with the outputs of the first and second modulators two, the inputs of the first of which are connected to the output of the sign of the conversion result code of the first serial analog-to-digital converter and the output of the mismatch sign of the second serial analog-to-digital converter, and the inputs of the second with Modulo two connectors are connected to the output of the sign of the conversion result code of the second sequential analog-to-digital converter and the output of the mismatch sign of the first sequential analog-digital converter, with the control inputs of the switches connected to the first and second outputs of the control trigger, respectively. In this case, each subsequent analogue to digital converter, the converter contains a subtractive node, a null organ, an AND element, a digital-to-analog converter, -. dripping adder, priority block and group of threshold elements connected by inputs to the output of the subtracting node, and outputs to information inputs of the priority block connected by a gate input with a gate input of the accumulating adder and output of the I element, and outputs with outputs of the increment code of the following analogue -digital converter and with information inputs of the accumulating adder connected by the control input to the output of the nullorgan and to the output of the mismatch sign of the next analog-digital signal The generator, and the outputs of the bits to the inputs of a digital-to-analog converter, is connected to the first input of the subtractive node, which is connected to the information input of the following analog-digital converter, and the output to the input of the zero-organ, and the inputs of the And element are respectively the clock input and the resolution resolution of the conversion of the next analog-to-digital converter, and the sign bit output and the remaining bits of the accumulating adder are the output of the result code sign and the output E modulation result code conversion servo analog-to-digital converter, respectively. FIG. 1 is a block diagram of an incremental multiplier for analog signals; Fig. 2 is a block diagram of a subsequent analog-to-digital converter. An incremental multiplier (Fig. 1) contains an adder-subtractor 1, the outputs of which are the output of the multiplier, and control trigger 2, connected by a counting input to the input of 3 clock pulses, and the first and second next enable transducer inputs analog-to-digital converters 4 and 5, respectively. Each of the converters 4 and 5 is connected by information input to the corresponding input 6 or 7 of the multiplier, and the outputs of the conversion result code module to the corresponding group of information inputs of the first switch 8. The code shift block 9 is connected by outputs to information inputs of adder-subtractor 1, information inputs - with the outputs of the first switch 8, and the control inputs - with the outputs of the second switch 10. The switch 10 is connected to the first and second groups of information inputs to the outputs of the increment code of the first and The second transducers and 5 respectively, the second control inputs of which are connected to the 3 clock frequency input and to the gate input of the adder-subtractor 1. The adder-subtractor 1 is connected by a control input to the output of the third switch 11 connected by information inputs to the outputs of the first and second 12 and 13 modulo adders. Modulo two is connected by inputs to the output of the sign of the conversion result code of converter k and converter output of the mismatch sign of 5- Adapter 13 modulo two is connected by inputs to the output of conversion sign of the conversion result code k and the converter’s convergence sign. The control inputs of the switches 8, 10 and 11 are connected to the first and second outputs of the control trigger 2. The zeroing inputs of the converters 4 and 5 and the adder-amplifier 1 are connected to the reset bus 14 of the multiplier. Each of the following known-digital converters 4 and 5 may be performed, for example, containing (FIG. 2 subtractive node 1 5, null-body 16, element AND 17, digital-to-analog converter 18, accumulating adder 19, priority block 20 and group 21 of threshold elements. Elements of group 21 are connected by inputs to the output of subtractive node 15, and outputs to information inputs of priority block 20 connected by C1 probe input to trigger input 06 of accumulating adder 19 and output element I 17, and outputs to outputs of increment code after of the analog-to-digital converter and with the information inputs of the adder tS- The adder 19 is connected by a control input to the output of the nullorgan 16 and to the output of the mismatch sign of the following analog-digital converter, and the outputs of the bits to the inputs of the digital-analog converter 18 connected to the output of the first the input of the subtractive node 15-Node 15 is connected by a second input to the information input of the following analog-digital converter, and the output to the input of the zero-body 16. The inputs of the element 17 are clock input and input the conversion solutions of the following analog-digital converter, the output of the sign bit and the outputs of the remaining bits of the adder 19 are the output of the sign of the result code and the outputs of the module of the conversion result code of the subsequent analog-digital converter, respectively. The incremental multiplier of analog signals (Fig. 1) works as follows. Signal Initial setting at input 14 resets to zero state analog-digital converters i and 5 and adder-subtractor 1. When connecting multiplied analog signals to the first 6 and second 7 inputs of factors, and applying clock pulses to the input 3 next analogue signals digital converters and 5, depending on the rate of change of the input signals, begin to monitor, with variable steps in the level, changes in the input signals. Analog-to-digital Converter (Fig. 2) works as follows. The signal Initial setting at input 14 resets the accumulative adder O. An input signal 6 is connected to input 6 or 7. If there are clock pulses at input 3 and resolution from trigger 2 of control, element And 17 allows clock pulses to pass to priority block 20 and null organ 1b. The subtracting node 15 determines pa3hjocTb between the input voltage and the feedback voltage from the output of the digital-to-analog converter 18. This difference is applied to the input of the zero-body 16 and the input of all threshold elements of group 21. Signal-sensitive threshold elements are triggered when the voltage reaches the difference of threshold values the corresponding threshold elements are set (for example, according to the binary law: 1,2, ..., conventional units, where m is the number of threshold elements). Priority unit 20 at time points determined by clock pulses from AND 17 element is selected by the highest-weight threshold element among the ones triggered. The zero-body 16 at the same points in time determines the sign of the difference voltage, which is a signal. The error signal of the analog-to-digital converter. The codes with the output of the priority block 20 are the increments of the input signal, rounded to a multiple of a power of two, i.e. n (they represent one unit in the corresponding code position (position code). Codes from the output of priority block 20 are a signal. The increment value of the analog-to-digital converter. The sign code of the difference voltage from the output of the zero-organ 16 adjusts the accumulator adder 19 rib control input for performing the operation Addition or Subtraction. At the time points determined by the clock pulses, the accumulating adder 19 adds to its content or subtracts from it the unit of the corresponding bit received from of the output unit 20. The accumulator adder outputs 19 are outputs of the conversion result code of the analog-to-digital converter and control the digital-to-analog converter. 18, try to reduce the mismatch between the input voltage and the feedback voltage of the digital-to-analog converter 18. the operation of the following analog-digital converters 4 and 5 gives one clock cycle following the clock pulses, which is carried out using the control trigger 2 to the counting input of which is supplied clock pulses. The same control trigger 2 controls the operation of switches 8, 10 and 11, the first of which alternately connects the outputs of the first 4 and second 5 analogous to 08 08 th-digital converters to the information inputs of the code shift block 9, the third switch 11 is alternately connection of the outputs of adders 12 and 13 modulo two to the control input of the adder - subtractor 1, exercised control over the choice of the modes Addition or Subtraction. Adders 12 and 13 analyze the characters of the output code of one analog-to-digital converter and the error sign of another analog-digital converter, issuing O with equal signs and 1 with different signs, the second switch 10 performs alternate connection of outputs of the value of the analog-digital converter t and 5 to the control inputs of the code shift block 9. Since the thresholds for triggering threshold elements in analog-to-digital converters are selected as multiples of degree 2, the multiplication of the output code of one analog-digital converter by the increment value of the signal of another analog-digital converter is replaced by the shift operation of the output code by the corresponding number of bits . The totalizer-subtractor 1, depending on the output state of the corresponding of the adders 12 or 13, adds to its contents the output code of one analog-to-digital converter, shifted by the number of bits equal to the increment value of another analog-to-digital converter or subtraction from it. The contents of the adder 1 is the current value of the code of the two log signals that will be sent to the digital output of the multiplier. The operation algorithm of the considered witness can be described as follows: xu-i Uyy PM-1 (sign x © @ signAy) / x // lu ;; / + + (sign y, ®sign lx,.) / Y // LH /, digital value, y and xj + .yU-i no signals at time t. and t increments input: and lu. signals during the time ut .; 0 - Summ modulo 2 operation (+ mod2); / xj / - modulus. .NY X j. The maximum frequency of the signals that can be monitored using a variable-voltage analog-to-digital converter with equalization and multiplied using a multiplier is determined by the following relationship: Since the input analog signals contain derivative values that are significantly different from the maximum, then the signal portions that have a smaller derivative are tracked by the lower bits and, therefore, with a smaller error, and the signal portions with a higher steepness are tracked with more error, but in general, the frequency range of signals that can be multiplied by this multiplier is expanded compared with the frequency range of signals, multiplied in the prior art. K 6m KU

Claims (2)

1. ИНКРЕМЕНТНЫЙ УМНОЖИТЕЛЬ АНАЛОГОВЫХ СИГНАЛОВ, содержащий сумматор-вычитатель, выходы которого являются выходом умножителя, и триггер управления, соединенный счетным входом с входом тактовых импульсов, а первым и вторым выходами - с входами разрешения преобразования первого и второго следящих аналого-цифровых преобразователей соответственно, каждый из которых подключен информационным входом к входу соответствующего сомножителя умножителя, а выходами модуля кода результата преобразования. - к соответствующей группе информационных входов первого коммутатора, отличающийся тем, что, с целью расширения частотного диапазона перемножаемых сигналов, в него дополнительно введены второй и третий коммутаторы, сумматоры по модулю два и блок сдвига кода, соединенный вы ходами с информационными входами сумматора-вычитателя, информационными входами - с выходами первого коммутатора , а.управляющими входами с выходами второго коммутатора, подключенного первой и второй группами информационных входов к выходам кода приращения первого и второго следящих аналого-цифровых преобразователей соответственно, тактовые входы которых соединены с входом тактовой частоты умножителя и со стробирующим входом сумматора-вычитателя, подключенного управляющим входом к выходу третьего коммутатора, соединенного информационными входами с выходами первого и второго сумматоров по модулю два, входы первого из которых подключены к выходу знака кода результата преобразования первого следящего аналого-цифрового преобразователя и к выходу знака рассогласования второго следящего аналого-цифрового преобразователя, а входы второго сумматора по модулю два соединены с выходом знака кода результата преобразования второго следящего аналого-цифрового преобразователя и с выходом знака рассогласования первого следящего аналого-цифрового преобразователя, причем управляющие входы коммутаторов подключены к первому и второму выходам триггера управления соответст¹·* венно.1. An incremental multiplier of analog signals, comprising an adder-subtractor, the outputs of which are the output of the multiplier, and a control trigger connected by a counting input to the input of the clock pulses, and the first and second outputs with the resolution enable inputs of the first and second servo analog-to-digital converters, respectively, each of which is connected by an information input to the input of the corresponding multiplier of the multiplier, and by the outputs of the code module of the conversion result. - to the corresponding group of information inputs of the first switch, characterized in that, in order to expand the frequency range of the multiplied signals, the second and third switches, adders modulo two, and a code shift unit connected to the outputs of the information inputs of the adder-subtractor are additionally introduced into it, information inputs - with the outputs of the first switch, a.control inputs with the outputs of the second switch connected by the first and second groups of information inputs to the outputs of the increment code of the first and of the following analog-to-digital converters, respectively, whose clock inputs are connected to the clock frequency input of the multiplier and to the gate input of the adder-subtractor, connected by the control input to the output of the third switch, connected by information inputs to the outputs of the first and second adders modulo two, the inputs of the first of which connected to the output of the sign of the code of the result of the conversion of the first tracking analog-to-digital converter and to the output of the sign of the mismatch of the second tracking analog-to Frova converter and the inputs of the second adder modulo two are joined in a yield sign code conversion result of the second servo analog-to-digital converter and a yield sign mismatch first servo analog-to-digital converter, wherein the control inputs of the switches are connected to first and second outputs of the control flip-flop Correspondingly ¹ · * venous. 2. Умножитель по π. 1, отличающийся' тем, что каждый следящий аналого-цифровой преобразователь содержит вычитающий узел, нульорган, элемент И, цифроаналоговый преобразователь, накапливающий сумматор, приоритетный блок и группу пс2. The multiplier in π. 1, characterized in that each servo analog-to-digital converter contains a subtracting unit, a null organ, an AND element, a digital-to-analog converter, accumulating an adder, a priority block and a ps group ...SU ... 1057970 >... SU ... 1057970> роговых элементов, подключенных входами к выходу вычитающего узла, а выходами - к информационным входам приоритетного блока, соединенного стробирующим входом со стробирующим входом накапливающего сумматора и с выходом элемента И, а выходами - с выходами кода приращения следящего аналогоцифрового преобразователя и с информационными входами накапливающего сумматора, подключенного управляющим входом к выходу нуль-органа и к выходу знака рассогласования следящего аналого-цифрового преобразователя, а выходами разрядов - к входам цифроаналогового преобразователя, соеди ненного выходом с первым входом вычитающего узла, подключенного вторым входом к информационному входу следя щего аналого-цифрового преобразователя, а выходом - к входу нуль-органа, причем входы элемента И являются соответственно тактовым входом и вхо дом разрешения преобразования следящего аналого-цифрового преобразова.теля,-а выход знакового разряда и вы ходы остальных разрядов накапливающего сумматора являются выходом знака кода результата и выходами модуля кода результата преобразования следящего аналого-цифрового преобразова теля соответственно.horn elements connected by inputs to the output of the subtracting node, and outputs - to the information inputs of the priority block connected by the gating input to the gating input of the accumulating adder and the output of the And element, and outputs - with the outputs of the increment code of the tracking analog-to-digital converter and with the information inputs of the accumulating adder, connected by a control input to the output of the null organ and to the output of the mismatch sign of the tracking analog-to-digital converter, and the outputs of the discharges to the inputs of the digital a log converter connected to the output of the first input of the subtracting node connected by the second input to the information input of the servo analog-to-digital converter, and the output to the input of the zero-organ, and the inputs of the element And are the clock input and the input of the resolution resolution of the conversion of the analog-to-analog digital converter, the output of the sign digit and the outputs of the remaining bits of the accumulating adder are the output of the sign of the result code and the outputs of the module of the result code of the conversion tracking nalogo-digital transformation of Tell, respectively. II