SU1043711A1 - Устройство дл сжати информации - Google Patents

Description

выполнен на коммутаторах, счетчике адреса записи, счетчике адреса считывани , регистре, формирователе импульсов , триггере, инверторе, элементе сравнени , элементе ИЛИ и элементе И, первые выходы счетчика адреса записи( соединены с первыми входами первого коммутатора и первыми входами регистра, выходы которого соединены с первыми входами элемента сравнени , выход которого соединен с первым входом элемента И, выход элемента И соединен с первым входом элемента ИЛИ, выход которого соединен с первым входом счетчика адреса считывани , первые выходы которого соединены с вторыми входами элемента сравнени  и вто .рыми входами первого коммутатора, выход формировател  импульсов соединен с вторым входом элемента ИЛИ, выход триггера соединен с первыми входами второго и третьего коммутаторов, вторые входы которых объединены с вторым входом элемента И и подключены к выходу инвертора, выход второго коммутатора соединен с вторым входом счетчика адреса считывани , выход третьего коммутатора соединен с третьими входами первого коммутатора и элемента сравнени , третий вход третьего коммутатора соединен с шиной логического нул , второй вход регистра подключен к первому входу блока адресации, вход триггера и третий вход второго коммутатора подключены к второму входу блокаiадресации, четвертый вход первого, коммутатора, объединенные вход инвертора, вход формировател  импульсов и четвертые входы второго и третьего коммутаторов и вход счетчика адреса записи подключены соответственно к третьему, четвертому и п тому вхрдам блока адресации , выход первого коммутатора и первый выход с етчика адреса записи подключены соответственно к первому и второму выходам блока адресации, выход счетчика адреса считывани  соединен с третьим входом элемента И и третьим выходом блока адресации, второй выход счетчика адреса записи соединен с четвертым выходом блока адресации .

3. Устройство по п.1, о т л и ц е е с   тем, что дешифратор выполнен на коммутаторе формирователе импульсов, инверторах, триггерах и элементах И, .выход формировател  импульсов соединен с входом/ первого триг

гера, первый выход которого соединен с первым входом первого элемента И, второй вход которого соединен с выходом первого инвертора, второй выход первого триггера соединен с первыми вводами второго и третьего элементов И, вторые входы которых подключены к соответствующим вы :одам коммутатора, выход второго элемента И соединен с .первым входом четвертогоэлемента И, ;второй вход которого через второй ин вертор соединен с первым входом коммутатора , выход четвертого элемента И через второй триггер соединен с первыми входами п того и шестого элементов И, выход третьего элемента И Соединен с вторыми входами п того и шестого элементов И, выходы первого, второго, п того и шестого элементов И соединены ..с соответствующими выходами дешифратора, объединенные вторые щхог ды коммутатора и четвертого элемента И, третий и четвертый входы коммутатора- .и .объединенные первого инвертора и формировател  импульсов подключены соответственно к первому, второму, третьему и четвертому входам дешифратора.

. 4, Устройство по п.1, о т л и ч аю 1Д е е с   тем, что блок управлени  выполнен на формировател х импульсов, коммутаторах, генераторе импульсов,, триггерах, инверторе, элемент е И элементе ИЛИ и элементе задержки, выход первого формировател  импульсов сединен с первым входом первого элемента И, второй вход которого соединен с выходом инвертора, выход - с первым входом первого триггера, второй вход которого объединен с первым входом второго триггера и подключен к выходу второго/формировател  импульсов , выход первого триггера соединен с первыми входами элемента ИЛИ, первого и второго коммутаторов, первый выход элемента ИЛИ соединен с первым входом третьего коммутатора и вторым входом второгокоммуtaTOpa,; выход которого соединен с входов элемента задержки, первый выход которого соединен с вторцми входами первого и третьего коммутаторов, выход генератора импульсов соединен с первым входом второго элемента И и .входом третьего формировател  импульсов, выг ход которого соединен с третьим входом первого .и второго коммутаторов и первым входом третьего элемента И; второй-вход которого соединен с выходом второго триггера, второй вход которого подключен к шине Пуск, первого инвертора, вход второго формировател  импульсов, второй вход элемента. ИЛИ и четвертые входы первого и второго коммутаторов подключены к первому входу блока управлени , объединенные третий вход третьего коммутатора и п тый вход второго коммутатора подключены к второму входу блока управлени , вход первого формировател  импульсов и шестой вход Btoporo коммутатора подключены соответственно к третьему и четвертому ; входам блока управлени , выход третьего элемента И, выход третьего коммутатора , выход второго элемента И, второй,.третий и четвертый выходы элемента задержки, выход первого коммутатора подключены соответственно к : первому-седьмому выходам блока управ- лени , ВТОРОЙ выход.элемента ИЛИ ; подключен к второму входу второго. : элемента И и восьмому выходу блока управлени .

5. Устройство по П.1, от л и ч ее с   тем, что распределитель выполнен на триггерах, инверторе, элементах И и элементе ИЛИ, первый выход первого триггера соединен с первым входом элемента ИЛИ, выход которого соединен с первым входом первого

элемента И, второй выход первого триггера соединен с первым входом второго элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход инвертора/соединен с вторым входом

второго элемента И и первыми входами второго тригера и третьего элемента И, выход второго триггера соединен с вторым входом третьего элемента И и., первым входом четвертого элемента И, объединённые вторые входы первого и четвертого элементовИ и третий вход третьего элемента И подключены к первому входу распределител , объединенные входы первого триггера и инвертора и третий вход четвертого элемента И подключены к второму входу распределител , объединенные третий вход первого элемента И и четвертые входы третьего и четвертого элементов И подключены к третьему входу распределител , выходы первого, четвертого и третьего элементов И подключены соответственно к первому, второму и третьему входам распределител .

Изобретение относитс  к автоматике и вычислительной технике и предмазначено дл  согласовани  полосы вход ного сигнала с полосой пропускани  анализирующей и измерительной аппаратуры . И.звестно устройство дл  временного сжати  сигналов, содеращее несколько петель накоплени , с коммутатором и рециркул ционную линию задержки в каждой петле, используемую в качестве запоминающего устройства, сумматор , выход которого  вл етс  выходом устройства. Устройство содержит также блок управлени , входы элементов запоминани  уровн  напр жени .и вход коммутатора первой петли накоплени  объединены и образуют входную шину устройства } Однако известное устройство не может быть Использовано в задачах автоматического измерени  характеристик периодических сигналов, так как не осуществл ет выделение .периода входного сигнала. Кроме того, оно не определ ет оптимальное число измер емых ординат, на периоде сигнала и вследствие этого погрешность аппроксимации входного сигнала может оказатьс  выше допустимой, при этом устройство обладает низким быстродействием, так как требует предварительного и независимого нахождени  величины периода. Наиболее близким к изобретению по технической сущности и достигаемому эффекту  вл етс  устройство дл  временного сжати  входного сигнала, содержащее преобразователь анало -код, блок, временной дискретизации, блок определени  периода вхсщного сигнала и блок умножени  частоты, первые входы которых подключены к входу устройства , блок управлени , преобразователь код-аналог, выход которого соединен с выходом устройства, блок пам ти , первый вход которого подключен к первому ВЫХОДУ-блока адресации, первый вход последнего соединен е первым входом блока управлени  и с первым выходом блока временной дискре тизации первый, второй и третий выходы блока управлени  подключены к второму входу блока врем.енной дискретизации , к второму и третьему входам блока адресации соответственно, второй и третий выходы блока временной, дискретизации соединены с вторыми вхо дами бпока управлени  и преобразовател  аналог-код, соответственно 2 - Недостатком данного устройства  вл етс  невысокое быстродействие, обу словленное тем, что оно работает.в . три такта, а именно: определение значени  периода входного сигнала; запись ординат сигнала на его периоде в блок пам ти; вывод информации. Первые-два такта и определ ют быстродействие устройства: на- запоминание входного сигнала (с проме хуточным . выделением периода и аиалого-цифро ,вым преобразованием) необходимо не двух периодов.входного сигнала В р де измерительных задач в инфранизком диапазоне частот это может оказатьс  недопустимым, что дополнительно приводит к ограничению .области применени ., Цель изобретени  - повышение быст родействи  устройства. Поставленна  цель достигаетс  тем что в устройство дл  сжати  информации , содержащее преобразователь аналог-код , первый вход которого объеди нен с первым входом блока временной дискретизации и подключен к входу ус ройства, первый выход блока временно дискретизации соединен с вторым входом преобразовател  аналог-код и , первым входом блока управлени  второй выход - с перЬым входом блока адресации и вторым входом блока управлени , первый, второй и третий выходы которого соединены соответственно с вторым -ВХОДОМ блока временной дискретизации , вторым и третьим входами бло ка адресации, первый вход которого соединен с первым входом первого блока пам ти , третий выход блока временной дискретизации соединен с четвертым h входом блока управлени ,.и преобразователь код-аналог, выход которого соединен с выходом устройства, введены .регистры записи, коммутатор, второй и ff третий блоки пам ти, распределитель и дешифратор, четвертый выход блока управлени  соединен с первым входом первого регистра записи, второй вход которого соединен с выходом hpeo6pa3oвател  анало -код, выход - с первыми входами коммутатора, второго и третьего блоков пам ти, вь1ход коммутато ра соединен с первым входом второго регистра записи, второй вход которого соединен с п тым выходом блока управлени , выход - с входом преобразовател  код-аналог и вторым входом первого блока пам ти, выходы первого, второго, и третьего блоков пам ти соединены соответственно с вторым, трет тьим и четвертым входами коммутатора, п тый, шестой и седьмой входы которого соединены соответственно с первым, вторым и третьим выходами дешифратора; четвертый выход которого соединен с восьмым входом коммутатора и третьим входом блока управлени , шестой выход блока управлени  соединен с четвертым .входом блока адресации и первыми входами дешифратора и распределител , седьмой выход - с п тым входом блока адресации, второй и третий выходы которого соединен соответственно с вторым и третьим входами дешифратора, четвертый выход блока адресации соединен с четвертым входом дешифратора и вторым входом распределител , третий вход которого соединен с восьмым выходом блока управлени , выходы распределител  соединены соответственно с третьим вхо дом первого блока пам ти и вторыми входами второго и третьего блоков пам ти, третьи входы которых подключены к первому выходу блока; адрес ;ции .: Кроме того, блок адресации выполнен на коммутаторах, счетчике адреса записи, счетчике адреса считывани , регистре, формирователе импульсов, триггере, инверторе, элементе сравнени , элементе ИJM и элементе И, первые выходы счетчика адреса записи соединены с первыми входами первого коммутатора и первыми входами регистра , выходы которого соединены с Оервыми входами элемента сравнени , выход которого соединен с первым входом Элемента И, выход элемента И соединен с первым входом элемента ИЛИ, выход . которого соединен с первым входом счетчика адреса считывани , первые выходы которого соединены с вторыми S10 входами элемента сравнени  и вторыми входами первого коммутатора, выход формировател  импульсов соединен с . вторым входом элемента ИЛИ, выход триггера соединен с первыми входами второго и третьего коммутаторов, вто рые входы которых ,объединены с вторы входом элемента И и подключены к выходу инвертора, выход второго коммутатора соединен с вторым входом счетчика адреса считывани , выход третьего коммутатора соединен с, тре .тьими входами первого коммутатора и .элемента сравнени , третий вход третьего коммутатора соединен с шиной логи ческого нул , второй вход регистра подключен к .первому входу бло ка, адресации, вход триггера и третий вход второго коммутатора подключены второму входу блока адресации, мет-. вертый вход первого коммутатора, объ диненные вход инвертора, вход формировател  импульсов и четвертые входы второго и третьего коммутаторов и вход счетчика адреса записи подключены соответственно к третьему, четвертому и п тому входам блока адресации , выход первого коммутатора и первый выход счетчика адреса записи подключены соответственно к первому и второму выходам блока адресации, .выход счетчика адреса считывани  соединен с третьим входом элемента И и третьим выходом блока адресации, вто рой выход счетчика адреса записи соединен с четвертым выходом блока адресации . При этом дешифратор выполнен на коммутаторе, формирователе импульсов , инверторах, триггерах и элементах И выход формировател  импуль сов соединен с входом первого триггера , первый выход которого соединен с первым входом первого элементаИ, второй вход которого соединен с выходом первого инвертора, второй выход первого триггера соединен с первыми входами второго и третьего элементов И, вторые входы которых подключены к соответствующим выходам коммутатора, выход второго элемента И соединен с первым входом четвертог элемента И, второй вход которого через второй инвертор соединен с первы входом коммутатора, выход четвертого элемента И через второй триггер соединен с первыми входами п того и ше того, элементов И, выход третьего эле мента И соединен с вторыми входами 1 .- 6 п того и шестого элементов И, выходы первого,, второго, п того и шестого элементов И соединены с соответствующими выходами дешифратора, объединенные вторые входы коммутатора и четвертого элемента И, третий и четвертый входы коммутатора и объединенные входы первого инвертора и формировател  импульсов подключены соответственно к первому, второ.му, третьему и четвертому входам дешифратора. Блок управлени  выполнен на формировател х импуль..сов, коммутаторах, . генераторе импульсов, триггерах, инверторе , элементах И, элементе ИЛИ и элементе задержки, выход первого фор-, мировател  импульсов соединен с первым входом первого элемента И, второй вход которого соединен с выходом инвертора , выход - с первым входом первого триггера, второй вход которого объединен с первым входом второго ,. триггера и подключен к выходу второго формировател  импульсов, выход первого триггера соединен с первыми входами элемента ИЛИ, первого и второго коммутаторов, первый выход элемента ИЛИ соединен с первым, входом третьего коммутатора и вторым входом второго коммутатора, выход которого соединен с входом элемента задержки, первый вы-, ход которого соединен с вторыми входами первого и третьего коммутаторов, выход генератора импульсов соединен с первым входом второго элемента И и входом третьего формировател  импуль-. сов, выход которого соединен .с. третьим входом первого и второго комму- таторов и первым входом-третьегоэлемента И, второй вход которого соединен с выходом второго триггера, второй вход которого подключен к шине Пуск, вход первого инвертора, вход второ-} го формировател  импульсов, второй вход элемента ИЛИ и черветрые входы первого и второго коммутаторов подключены к первому входу блока управлени , объединенные третий вход третьего коммутатора и п тый вход второго коммутатора подключены к второму входу блока управлени , вход первого формировател  импульсов и шестой вход второго коммутатора подключены соответственно к третьему и четвертому входам блока управлени , выход третьего элемента И, выход третьего коммутатора, выход второго элемента И, второй, третий и четвертый выходы элемента задержки, выход первого коммутатора подключены соответственно к первому-седьмому выходам блока управлени , второй выход элемента ИЛИ подключен к второму входу второго элемента И и восьмому выходу блока управлени . Кроме того, распределитель выполнен на триггерах, инверторе, элементах И и элементе ИЛИ, первый выход первого триггера соединен с первым входом элемента ИЛИ, выход которого соединен с первым входом первого эле мента И, второй выход первого триггера соединен с первым входом второг элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход инвертора соединен с вторым входом второго элемента И и первыми входами второго триггера и третьего элемента И, выход второго триггера соедине с.вторым входом третьего элемента И, и первым входом четвертого элемента И, объединенные вторые входы первого и четвертого элемента И и третий вхо третьего элемента И подключен к первому входу распределител , объединен ные входы первого триггера и инверто ра и третий вход четвертого элемента И подключен к второму входу распределител , объединенные третий вход первого элемента И и четвертые входы третьего и четвертого элементов И подключены к третьему входу распределител , выходы первого, четвертого и третьего элементов И подклю)ены соответственно к первому, второму и третьему входам распределител . На фиг.1 изображена структурна  схема устройства дл  сжати  информации; на фиг.2 - пример выполнени  блока адресации; дешифратора; блока управлени ; распределител  соответст венно; на фиг.6 - пример организации процессов записи и перезаписи информации в,блоках пам ти; на фиг.7 и 8временныё диаграммы работы устройств Устройство дл  сжати  информации содержит (фиг.1) преобразователь 1 аналог-код, блок 2 временной дискретизации , блок 3 управлени , преобразователь код-аналог, блок 5 пам ти блок 6 адресации, первый 7 и второй 8 регистры записи, коммутатор 9, дешифратор 10, распределитель П, второй 12 и третий 13 блоки пам ти. Блок 6 адресации выполнен (.2) на счетчике 1 адреса записи, регистре 15, элементе 16 сравнени , счетчике 17 адреса считывани , ком1 11 8 мутаторах 18-20, элементе И 21, элементе ИЛИ 22, формирователе 23 импульсов , триггере 2 и инверторе 25. Дешифратор 10 выполнен (фиг. на, элементах И , на инверторах 32 и 33, триггерах з4 и 35, формирователе Зб импульсов и коммутаторе 37 Блок 3 управлени  (фиг. ) выполнен) на элементах И 38-40, формировател х импульсов, генераторе импульсов , триггерах 5 и 46, инверторе 47, элементе КЛИ 48, коммутаторах 49-51, элементе 52 задержки. Распределитель (фиг.5) П выполнен на элементах И , триггерах 57 и 58, элементе ИЛИ 59 и инверторе 60. Устройство дл  сжати  (фиг,1) информации работает следующим образом. Входной периодический сигнал поступает на первые входы преобразовател  1 аналог-код и блока 2 временной дискретизации, первый из которых осуществл ет аналого-цифровое преобразование входного сигнала, а второй формирует последовательность импульсов запуска преобразовател  ;1. аналог-код. Блок 2 временной дискретизации выполнен и работает, например , аналогично известному устройству (последовательно включенные блоки определени  периода и умножени  частоты ) . После запуска устройства (команда на шине Пуск в блоке 3.правлени ) блоком 2 осуществл етс  формирование частоты временной дискретизации входного сигнала таким образом, чтобы в течение одного периода входного сигнала было сформировано М -2М отсчетов. Минимальное количество отсчётов входного сигнала М на его периоде выбирает с  ,-.и сход  из допустимой погрешности восстановлени . При, этом на второй вход блока 2 временной дискретизации поступает последовательность импульсов с первого выхода блока 3 управлени . Однако, в Отличие от известного устройства преобразование аналог-код осуществл етс  в течение одного периода входного сигнала одновременно с процессом итеративного формировани  шага дискретизации . Работа устройства осуществл етс  в двух режимах. В первом режиме в течение одного периода входного сигнала осуществл етс  аналого-цифровое преобразование по итеративно формирующейс  частоте дйс.кретизаиии и запоминание цифровых отсчетов в : /блоках 5,12 и 13 пам ти (эти блоки идентичны как по организации, так и по емкости пам ти) с организацией перезаписи необходимых отсчетов после, каждого итеративного изменени  частоты дискретизации. Во втором режиме по окончании периода входного сигнала осуществл етс  считывание цифровой информации из блоков 5, 12 и 13 пам ти и ее преобразование в аналогевую форму с одновременным преобразиванием временного масштаба иссдедувг мого сигнала. Процесс записи; поступающей информа ции и перезаписи, ранее запомненной, иллюстрируетс  на фиг.6 и 7. С максимальной частотой fjj осуществл етс  запись сначала в блок 5 пам ти, а затем - а блок 12 пам ти. Полное заполнение пам ти этих блоков означает, что должна уменьшитьс  в два раза частота запуска преобразовател  1 аналог код, а из ранее запомненной информации может быть использована лишь кажда  втора  ордината, соответствующа  новому (удвоенному) значению шага дискретизации. С этой целью одновременно с записью новой текущей информации с «рвым шагом дискретизации в рвободный блок 13 пам ти осу щвствл етс   последовательно считывание информации из каждой второй  чейки сначала блока 5 пам ти, а затем блока 12 пам ти и запись этой информации в блок 5 пам ти. В качестве примера в диаграмме (фиг.6) дл  спуча  М 8 показана последовательность записи текущей и перезаписи ранее запомненной информации. В горизонтальных строках таблицы, соответствующих режимам записи и считывани  информации, ЦИФРЫ; означают количест.-. во периодов частоты fg дл  отсчетов входноТо сигнала, наход щихс  в соответствую1ф4Х чейках блоков 5, 12 и,13 пам ти, -а стрелки указывают, откуда и куда осуществл етс  перезапись информации . После очерёдного изменений шага временной дискретизации запись текущей информации будет осуществл ть с  в освободившийс  блок 12 пам ти и перезапись необходимой информации из .блоков 5 и 13 в блок 5 пам ти и , Дл  организации работы блоков 5i 1:2 и 13 пам ти при записи текущей информации дешифратор 10 переключает :коммутатор -9: или на выход преобразовател  1 аналог-код через регнст0 |7, или на выход одного из блоков 5, 10 1 12 и 13 пам ти. Дешифратор 10 осуществл ет дешифрацию состо ний блока 6 адресации, а распределить 11 осуществл ет тактирование записи ин формации в блоки 5 12 и 13 пам ти. Блок 2 временной дискретизации на своем втором выходе формирует сигнал разрешени , равный Длительности одного периода входного сигнала, который, поступа  на второй вход блока 3 управлени  и первый вход блока 6 адресации- , разрешает начало работы всего устройства, е первого и третьего выходов блока 2 временно дискретизации последовательностигимпульсовчастоты вывода и запуска преобразовател  1 ана- , ЛО1-код поступают соответственно на первый и четвертый входы блока 3 управлени , из, которых в последнем формируютс  на третьем, четвертом, восьмом, шестом и п том выходах последоватёл.ьности импульсов соответственно, смены адреса считывани  информации, записи в регистр 7, тактировани  распределител  11, смены адреса записи информации , записи в регистр 8. С седьмого выхода блока 3 управлени  на п тый вход блока 6 адресации поступает последовательность импульсов на коммутацию адресов записи и считывани  В Св зи с тем, что период входного сигнала может закончитьс  ,в прои.звольный момент времени, т.е. когда заполнена только часть ёмкости блоков 12 .и 13 пам ти, необходимо завершить процесс перезаписи ранее запомненной информации, дл  чего в блоке 3 Управлени  на его шестом выходе формируетс  сигнал, равный по, .длительности сумме длительности периода входного сигнала Ti-.и дополнительного интервала времени дТ, обеспечивающего завершение перезаписи информации. С четвертого выхода дешифратора 10 на третий вход блока 3 управлени  поступает сигнал переключени  коммутатора 9 на выход блока 5 пам ти-дл  организации перехода работы устройства после первоначальной записи информации в блоки 5 и 12 .пам ти в циклический режим попеременного использовани  блоков 12 и 13 пам ти. По екон.чаний периода входного сигнала и завершени  перезаписи информации блокируетс  по первому входу распределитель 11, а в блоке б адресации- начинает циклически формироватьс  Гпоследовательность адресов счи- тывани  информации, котора  с выхода 11 регистра 8 поступает на вход преобразовател  t код-аналог и далее на выход устройства. Таким образом, благодар  введению новых узлов и св зей обеспечиваетс  повышение быстродействи  за счет сокращени  времени запоминани  информа ции с двух периодов входного сигнала до одного Блок адресации работает следующим образом (фиг,2, 6 и 7). В первом режиме работы устройства блок 6 адресации обеспечивает формирование адресов записи новой информации , а также адресов считывани  и перезаписи старой информации. Последовательность импульсов смены адреса записи информации с -седьмого выхода блока 3 управлени  поступает на вход счетчика адреса записи, разр дность которого R определ етс  с учетом соотношений 2 2М по формул од 2, причем старший разр д счетчика И адреса записи вформировании адреса записи не используетс . Сигналы с вы ходов N младших разр дов поступают на регистр 15 и на первые входы коммутатора 18, сигналы с выходом N-ro и (N+I)TO разр дов поступают соответственно на вт.орой и четвертый выходы блока 6 адресации. Последовательность импульсов смены адреса счи тывани  с второго выхода блока 3 управлени  через коммутатор 19 поступает на второй (счетный) вход счетчика 17 адреса считывани  с разр дностью , равной N. Каждый i-и-разр дный выход счетчика 17 адреса считывани , кроме N-ro (старшего разр да) соединен с (+1)-м разр дным вторым входом .коммутатора 18, а на первый (младший разр д) вход подан сигнал логического нул  (через коммутатор 20). Этим обеспечиваетс  считывание информации из каждой второй  чейки блоков 5, 12 и 13 пам ти. Адреса считывани  или записи через коммутатор 18 поступают на первый выход блока. Во втором режиме работы устройства команда с седьмого выхода блока 3 управлени  осуществл ет (фиг.2) сбро в нулевое состо ние счетчика 17 адре са считывани  и переключает коммутаторы 19 и 20, благодар  чему к первому входу счетчика 17 адреса считывани  через коммутатор 19 подключаетс  выход триггера и он же через комП мутатор- С соедин етс  с первым входом второй группы коммутатора 18, т.е. счетчик 17 адреса считывани  и триггер 2 объедин ютс  в один счет-. чик с разр дностью, равной Ri Эти переключени  обеспечивают считывание всей информации, хран щейс  в блоках пам ти. Дл  организации циклического , считывани , так же как и в известном устройстве осуществл етс  запоминание последнего адреса записи (в регистре 15 по окончании периода входного сигнала) и непрерывна  работа счетчика 17 адреса считывани  с периодическим его сбросом внулевое состо ние элементом 16 эквивалентности ;при равенстве кодов, поступающих на две группы входов последнего . Дешифратор 10 (фиг.З) обеспечивает управление коммутатором 9 по .результатам логического анализа сигна лов, поступающих с второго,третьего и четвертого выходов блока 6 адресации . Формирование команд управлени  коммутатором 9 иллюстрируетс  на временной Диаграмме (фиг.7). С началом периода входного сигнала на первом выходе дешифратора 10 (выход элемента И 26) формируетс  команда, разрешающа  прохождение информации через коммутатор 9 с выхода преобразовател  1 аналог-код (через регистр 7), длительность которой определ етс  продолжительностью полного заполнени  информацией блока 5 пам ти. Затем , после заполнени  информацией блока 12 .пам ти, на втором выходе дешифратора 10 формируетс  циклическа  команда (по сигналу с второго выхода блока 6 адресации, разрешающа  прохождение информа.ции через коммутатор 9 с выхода блока 5 пам ти, дл  обеспечени  перезаписи информации; На третьем и четвертом выходах дешифратора 10 формируютс  циклические команды дл  попеременной перезаписи информации из блоков 12 и 13 пам ти в блок 5 пам ти. По окончании периода входного сигнала и завершени  перезаписи старой информации на второго, третьего или четвертом выходах формируютс  аналогичные команды, но уже по сигналу, поступающему с третьего выхода блока 6 адресации, благодар  чему осуществл етс  считывание информации с блоков- 5 и 12 или 13 пам ти с последующим .преобразованием в аналогову у форму. Блок 3 управлени  работает следующим образом (фигЛ). После подачи команды Пycк опро кидываетс  триггер 45, разреша  прохождение последовательности импульсо генератора импульсов (через формирователь З импульсов) через элемент И 38 на первый выход блока. С началом периода входного сигнала и на его длительность через комм таторы kS и 50 поступают последовательности импульсов смены адресов записи и считывани  соответственно, через элементы И 39 - сигналы, например ти па меандр , на управление коммутатором 18 (в блоке 6 адресации), на четвертом, п том и седьмом выходах ( с линии 52 задержки) формируютс  им пульсы записи в регистр 7 тактировани  распределител  11 и- записи в регистр 8 соответственно (на.фиг.8) По окончании периода входного сигнала формирователь k2 импульсов опро кидывает триггеры 5 и 46, при этом блокируетс  элемент 38 И, а на восьмом выходе блока сохран етс  разрешающий потенциал до.момента, когда на фор.мирователь kl импульсов поступит .первый положительный фронт с Bto рого выхода дешифратора 10, по котог рому триггер Ц6 обнул етс  (фиг,7). Таким образом формируетс  команда, по продолжительности равна  .сумме величины периода входного сигнала Т и промежутка времени AT, необходимо го дл  завершени  перезаписи (упор дочивани ) старой информации. На этот промежуток времени ft Т осуществл етс  .переключение коммутаторов k3 и 51, / благодар  чему тактирование работы всего устройства ускор етс  за счет того, что через них начинает поступать частота генератора (4 импульсов После завершени  перезаписи старой информации, т.е. пЬ окончании интервала времени (Т+ лТ) блокируютс  элемент. И 39 и коммутатор kS, а че рез коммутаторы 50 и 51 поступает по . следовательность импульсов частоты вы вода информации с второго .выхода бло, ка 2 временной дискретизации. Вывод информации осуществл етс  до нового запуска устройства. Распределитель 11 (фиг.5) работает следующим образом. В течение промежутка времена (Т+ДТ) на первый вход распределител  11 подан разрешающий потенциал, а на третий - последовательность импульсов частоты записи информации с п того выхода блока 3 управлени . Эти импульсы поступают на выходы распределител  в .соответствии с временной диаграммой (фиг.7). Триггер 57 в начальном состо нии установлен в нулевое положение , благодар  чему открыт элемент И 53 и осуществл етс  первоначальна  запись информации в блок 5 пам ти. Лосле изменени  состо ни  (N+1)-rb Разр да счетчика И адреса записи блокируютс  элементы И 5б и 53 и-переключаетс  триггер 58, благодар  чему открываетс  элемент И 5 и разрешаетс  первоначальна  запись в блок 12 пам ти. Затем, после прихода каждого очередного отрицательного фронта переключаетс  триггер 57 а после прихода каждого положительного фронта переключаетс  триггер 58, благодар  чему разрешаетс  посто нно перезапись в блок 5 пам ти и. попеременно разрешаетс  запись новой информации в блоки 12и 13 пам ти. По окончании команды (+ ДТ) блокируютс  элементы И 53-55. Введение новых блоков и соответствующа  организаци  св зей обеспечивают -значительное повышение быстродействи , устройства. Так, если в известном устройстве от момента запуска до момента начала вывода информации затрачиваетс  2-2,5 периода входного сигнала, то в предложенном устройстве 1-1,5 периода. Таким образом, обеспечиваетс  повышение быстродействи  в 1,7-2 раза, что приведет к расширению области применени  и сокращению затрат при использовании устройства. Кроме того, становитс  возможной регистраци  однократных неповтор ющихс  процессов.

Rxod

ВМЛ9 ... вЛвдв .ixoav

. л . L

J

Biiod2 вкодд: dwdl Фие.5

ttKoSe

I

Otfxef

входд

dxodZ

Фиг. 5

jnJOJ LJTJ-Uri

с/зперение

п n n

J L.J U J L J с.

iiiiHi iiiiHHiii

гт

1I 47

I Выдод Сг San Зап Сг %/; I I I I

ЗапРг

ЗапРг.г

/А

г.8 Сг Зап I г

Claims (5)

1. ИНФОРМАЦИИ, тель аналогукод, первый вход которого объединен с первым входом блока временной дискретизации и подключен к входу устройства, первый выход, блока временной дискретизации соединен с вторым входом преобразователя аналог-код и первым входом блока управления_f второй выход - с первым входом блока адресации и вторым входом блока управления, первый, второй и третий выходы которого соединены соответственно с вторым входом блока временной дискретизации, вторым и третьим входами блока адресации, первый выход которого соединен с первым входом первого блока памяти, третий выход блока временной дискретизации соединен, с четвертым входом блока управления, и преобразователь код-аналог, выход которого соединен с выходом устройства, о т личающееся тем, что, с целью повышения быстродействия устройства, в него введены регистры записи, коммутатор, второй и третий блоки . памяти, распределитель и дешифратор, четвертый выход'блока управления со_;единен с первым входом первого регистра записи, второй вход которого соединен с выходом преобразователя аналог-код, выход - с первыми входами коммутатора, второго и третьего блоков памяти, выход коммутатора соединен с первым входом второго регистра записи, второй вход которого соединен с пятым выходом блока управления, выход - с входом преобразователя коданалог и вторым входом первого блока памяти, выходы, первого, второго и третьего блоков памяти соединены соответственно с вторым, третьим и четвертым входами коммутатора, пятый, шестой и седьмой входы которого соеди йены соответственно с первым, вторым и третьим выходами дешифратора, четвертый выход которого соединен с вось NttJM входом коммутатора и третьим входом блока управления, шестой выход блока управления соединён с четвёртым входом блока адресации и первыми входами дешифратора и распределителя, седьмой выход - с пятым входом блока адресации, второй и третий выходы ко: торого соединены соответственно с вторым и третьим входами дешифратора, четвертый выход блока адресации соеди нен с четвертым входом дешифратора и : вторым входом распределителя, третий вход которого соединен с восьмым выходом блока управления,-выходы распределителя соединены соответственно с третьим входом первого блока памяти и вторыми входами второго и третьего блоков памяти, третьи входы которых подключены к первому выходу блока адресации,'

2. Устройство по п.1, от л и ч аю щ е е с я тем, что блок адресации

,..SU 10437 П

I I. ·

10*437 и выполнен на коммутаторах, счетчике адреса записи, счетчике адреса считывания, регистре, формирователе импульсов, триггере, инверторе, элементе сравнения, элементе ИЛИ и элементе И, первые выходы счетчика адреса записис соединены с первыми входами первого коммутатора и первыми входами регистра, выходы которого соединены с первыми входами элемента сравнения, выход которого соединен с первым входом элемента И, выход элемента И соединен с первым входом элемента ИЛИ, выход которого соединен с первым входом счетчика адреса считывания, первые выходы которого соединены с вторыми входами элемента сравнения и вторыми входами первого коммутатора, выход формирователя импульсов соединен с вторым входом элемента ИЛИ, выход · триггера соединен с первыми входами второго и третьего коммутаторов, вторые входы которых объединены с вторым входом элемента И и подключены к выходу инвертора, выход второго коммутатора соединен с вторым входом счетчика адреса считывания, выход третьего коммутатора соединен с третьими входами первого коммутатора и элемента сравнения, третий вход третьего коммутатора соединен с шиной логического нуля, второй вход регистра подключен к первому входу блока адресации, вход триггера и третий вход второго коммутатора подключены к второму входу блока адресации, четвертый вход первого, коммутатора, объединенные вход инвертора, вход формирователя импульсов и четвертые входы второго и третьего коммутаторов и вход счетчика адреса записи подключены соответственно к третьему, четвертому и пятому вхрдам блока адресации, выход первого коммутатора и первый выход счетчика адреса записи подключены соответственно к первому и второму выходам блока адресации, выход счетчика адреса считывания соединен с третьим входом элемента И и третьим выходом блока адресации, второй выход счетчика адреса записи соедине’н с четвертым выходом блока адресации.

3. Устройство по π.1, отлича· ю.щ е е с я тем, что дешифратор выполнен на коммутаторе, формирователе импульсов, инверторах, триггерах и элементах И, выход формирователя импульсов соединён с входом)первого триг« гера, первый выход которого соединен с первым входом первого элемента И, второй вход которого соединен с выходом первого инвертора, второй выход первого триггера соединен с первыми вводами второго и третьего элементов И, вторые входы которых подключены к соответствующим выводам коммутатора,' выход второго элемента И соединен с .первым входом четвертого'элемента И, \второй вход которого через второй инίвертор соединен с первым входом коммутатора, выход четвертого элемента И через второй триггер соединен с пер- выми входами пятого и шестого элементов И, выход третьего элемента И Соединен с вторыми входами пятого и шестого элементов И, выходы первого, второго, пятого и шестого элементов И·.* соединены ..с соответствующими выходами дешифратора , объединенные вторые* ахо-г ды коммутатора и четвертого элемента И, третий и четвертый входы коммутаторами .объединенные входы первого инвертора и формирователя импульсов подключены соответственно к первому, второму, третьему и четвертому входам дешифратора.

.

4, Устройство по п.1, отличающееся тем, что блок управления выполнен на формирователях импульсов,.

. коммутаторах, генераторе импульсов,, триггерах, инверторе, элементе И, элементе ИЛИ и элементе задержки, выход первого формирователя импульсов сединен с первым входом первого элемента И, второй вход которого соеди- . нен с выходом инвертора, выход - с первым входом первого триггера, вто^! рой вход которого объединен с первым входом второго триггера и подключен к выходу второго,формирователя импульсов, выход первого триггера соединен с первыми входами элемента ИЛИ, первого и второго коммутаторов, первый выход элемента ИЛИ соединен с первым входом третьего коммутатора и вторым входом второго коммутатора,; выход которого,соединен с входов элемента задержки, первый выход которого’ соединен с вторыми' входами первого и третьего коммутаторов, выход генератора импульсов соединен с первым входом второго элемента И и входом третьего формирователя импульсов, выл ход которого соединен с третьим входом первого .и второго коммутаторов . и первым входом третьего элемента И, второй -вход которого соединен с вы4 ходом второго триггера, второй вход ' которого подключен к шине Пуск, вхдд| первого инвертора, вход второго формирователя импульсов, второй вход элемента. ИЛИ и четвертые входы первого и второго коммутаторов подключе'ны к первому входу блока управления, объединенные третий вход третьего коммутатора и пятый вход второго коммутатора подключены к второму входу блока управления, вход первого формирователя импульсов и шестой вход второго коммутатора подключены соответственно к третьему и четвертому : входам блока управления, выход третьего элемента И, выход третьего коммутатора, выход второго элемента И, второй,.третий и четвертый выходы элемента задержки, выход первого коммутатора подключены соответственно к ' первому-седьмому выходам блока управ-( ления, второй выход элемента ИЛИ подключен к второму входу второго. элемента И и восьмому выходу блока управления.

5. Устройство по п.1, от л и ч а-^! ю е е с я тем, что распределитель выполнен на триггерах, инверторе, эле* ментах И и элементе ИЛИ, первый выход первого триггера соединен с первым входом элемента ИЛИ, выход которого соединен с первым входом первого элемента И, второй выход первого триггера соединен с первым входом второго элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход инвертора соединен с вторым входом второго элемента И и первыми входами второго тригера и третьего элемента И, выход второго триггера соединен с вторым входом третьего элемента И и., первым входом четвертого элемента И, объединенные вторые входы первого и четвертого элементовИ и третий вход третьего элемента И подключены к первому входу распределителя, объединенные входы первого триггера и инвертора и третий вход четвертого элемента И подключены к второму входу' распределителя, объединенные третий вход первого элемента И и четвертые входы третьего и четвертого элементов И подключены к третьему входу распределителя, выходы первого, четвертого и третьего элементов И подключены соответственно к первому, второму и третьему входам распределителя.