Изобретение относитс к запоминаю щим устройствам и может быть использовано в запоминающем устройстве с об наружением пакетных ошибок. Известно запоминающее устройство с автономным контролем, которое содержит блоки пам ти, формирователи контрольных разр дов кода Хэмминга, формирователи проверочного слова, де шифратор одноразр дных ошибок l Недостатком этого устройства вл (этс невозможность обнаружени па ,кетных ошибок, которые могут возникнуть при отказе многоразр дных панелей пам ти, а также зависимость количества проверочных разр дов от количества информационных разр дов. Наиболее близким к предлагаемому вл етс запоминающее устройство, со то щее из М четырехразр дных модулей пам ти, блок обнаружени ошибок, сос сто щее из k схем контрол по четности; и обнаруживающее все ошибки при отказе модул пам ти, т.е. до k разр дов. В блоке обнаружени ошибок легко получаетс сигнал общей четности 2. Недостатком известного устройства вл етс больша ее избыточность в проверочных разр дах, а имен но необходимо иметь количество прове рочных разр дов, равное возможной кр ности ошибок, что усложн ет устройст во. Цель изобретени - упрощение устроиства за счет уменьшени количества проверочных разр дов, необходимых дл обнаружени многоразр дных ошибо Указанна цель достигаетс тем, что в запоминающее устройство с авто номным контролем, содержащее блоки пам ти, входные и выходные формирователи четности, схему сравнени , одни входы которой подключены к выхо дам выходных формирователей четности , другие соединены с контрольными выходами блоков пам ти, контрольные входы которых подключены к выходам входных,формирователей четности , одни из входов которых и информационные входы блоков пам ти об единены и вл ютс информационными входами устройства, информационными выходами которого вл ютс информаци онные выходы блоков пам ти, соединенные с одними из входов выходных формирователей четности, введены группы элементов И, ИЛИ и ЙЛИ-НЕ,при чем входы элементов ИЛИ-НЕ, ИЛИ и од ни из входов элементов И первых групп соединены с информационными входами устройства, другие входы входных фор мирователей четности подключены соответственно к выходам элементов ИЛИ-НЕ первой группы и элементов ИЛИ второй группы, входы которых соединены соотиетстйенно с выходами элементов ИЛИ-НЕ первой группы и элементов И первой группы, другие входы которых соединены с выходами элементов ИЛИ первой группы, входы элементов ИЛИ третьей группы и элементов ИЛИ-НЕ второй группы и одни из входов элементов И второй группы соединены с информационными выходами устройства, входы элементов ИЛИ четвертой группы подключены соответт ственно к выходам элементов ИЛИ-НЕ пторой группы и элементов И второй группы, другие входы которых соединены с выходами элементов ИЛИ треть€ Й группы, другие входы выходных формирователей четности подключены соответственно к выходам элементов ИЛИ-НЕ второй группы и элементов ИЛИ четвертой группы. На фиг. 1 изображена структурна схема запоминающего устройства с автономным контролем; на фиг. 2 - схема процесса формировани проверочных разр дов. Устройство содержит (фиг. Г) М четырехразр дных блоков t пам ти, информационные входы которых ЯвЛЯ10ТСЯ инфop 4aциoнными входами 2 устройства, Е ходные формирователи 3 четности, перЕ1Ые группы элементов ИЛИ-НЕ i, И 5 и ИЛИ-6, вторую группу элементов ИЛИ 7 Информационные выходы блоков 1 пам ти вл ютс информационными выходами 8 устройства. Устройство также содерм 1Т выходные формирователи 9 четности, вторые группы элементов И.ПИ-НЕ 10 и И 11, третью и четвертую группы элементов ИЛИ 12 и 13, схему 1 сравнени . Устройство работает следующим образом . По входам 2 на М четырехразр дных блоков 1 пам ти поступает двончный код числа, подлежащего записи в очередном цикле записи. Поскольку запоминающее устройство с автономным контролем предназначено дл хранени кодов чисел в четь1рехразр дных блоках пам ти, из которых набираетс слово тpeбye юй разр дности, то необходимо сформировать код, позвол ющий обнаруживать все ошибки в предепах разр дов, дл чего формируютс значени 3 проверочных разр дов Kt К2, КЗ (фиг. 2) следующим образом. Н-матрица кода, используемого в прототипе проверочные разр ды С помс цью этой Н-матрицы можно обнаруживать все нечетные ошибки и часть четных ошибок, однако обнаруживающа способность ее гораздо хуже, чему прототипа. Поэтому, чтобы повысить о&чаруживающую способность, используем третий проверочный разр д и определ ем значени 3 проверочных раз р дов, исход из выражений K,-r aj®4®()MOAa i .aj,©a;(a; V )моАаThe invention relates to memory devices and can be used in a memory device with detecting packet errors. A self-monitoring memory device is known which contains memory blocks, Hamming code checkers, check word shapers, de-cipher for one-bit errors l The disadvantage of this device is VL (it’s impossible to detect pa, Ket errors that can occur when a multi-bit failure memory panels, as well as the dependence of the number of check bits on the number of information bits. The closest to the offer is a memory device, also from M memory modules, an error detection unit consisting of k parity check circuits, and detecting all errors in case of memory module failure, i.e. up to k bits. In the error detection unit, a common parity signal 2 is easily obtained. A disadvantage of the known device is its large redundancy in the check bits, but it is necessary to have a number of check bits equal to the possible error rate, which complicates the device. The purpose of the invention is to simplify the device by reducing the number of check bits The poses needed to detect multi-bit errors. This goal is achieved by the fact that in an autonomous control storage device containing memory blocks, input and output parity generators, a comparison circuit, one of the inputs of which is connected to the outputs of the output parity generators, others are connected to the control outputs of the memory blocks, the control inputs of which are connected to the outputs of the input, parity drivers, one of the inputs of which and the information inputs of the memory blocks are connected and are informational device inputs whose information outputs are information outputs of memory blocks connected to one of the inputs of the output parity generators, groups of elements AND, OR, and YLI-NOT are entered, with inputs of elements OR-NOT, OR, and one of the inputs of elements And the first groups are connected to the information inputs of the device, the other inputs of the parity input drivers are connected respectively to the outputs of the OR-NO elements of the first group and the OR elements of the second group, the inputs of which are connected respectively to the outputs of the AND elements AND-NOT the first group and elements AND the first group, the other inputs of which are connected to the outputs of the elements OR of the first group, the inputs of the elements OR of the third group and the elements OR-NOT of the second group and one of the inputs of the elements AND the second group are connected to the information outputs of the device, the inputs of the elements OR of the fourth group are connected respectively to the outputs of the elements OR of the second group and the elements of the second group, the other inputs of which are connected to the outputs of the elements of the OR third group and the other inputs of the output parity drivers cheny respectively to the outputs of OR-NO elements of the second group and the fourth element or group. FIG. 1 shows a block diagram of a memory device with autonomous control; in fig. 2 is a diagram of the process of forming check bits. The device contains (Fig. D) M four-bit memory blocks t, the information inputs of which are 4 4-pin inputs 2 devices, E parity 3 generators, the first groups of elements OR-NOT i, AND 5 and OR-6, the second group of elements OR 7 The information outputs of the memory units 1 are the information outputs 8 of the device. The device also has 1T soderm output parity formers 9, the second groups of elements I.PI-NOT 10 and 11, the third and fourth groups of elements OR 12 and 13, the comparison circuit 1. The device works as follows. The inputs 2 to the M four-bit memory blocks 1 receive the double-digit code of the number to be recorded in the next write cycle. Since the self-monitoring storage device is intended for storing codes of numbers in four 1-bit memory blocks from which the word of the required digit is dialed, it is necessary to generate a code that can detect all errors in the limits of bits, for which values of 3 check bits are generated. Kt K2, KZ (Fig. 2) as follows. H-matrix of the code used in the prototype check bits With the help of this H-matrix it is possible to detect all the odd errors and part of the even errors, but its detecting ability is much worse than the prototype. Therefore, in order to increase the & amphibiousness, we use the third test bit and determine the values of 3 check digits, based on the expressions K, -r aj®4® () MOAa i .aj, © a; (a; V) MOAA
4.four.
ll
Цу .)frAQ а,Tsu.) FrAQ a,
где а , Ь, d , йД -значени первого , второго, третьего и четвертого информационных разр дов в кажfО ;ДОИ группе из М where a, b, d, id are the values of the first, second, third and fourth information bits in each; DPI to a group of M
четырехразр дных групп. Элементы ИШ 6 и 12 вырабатывают признак о V оД. Элементы W. 5 и 11 вырабатывают гфизнак а лв л (). Элементы ИЛИ-НЕ А и 10 вырабатывают признак a yaiva vol . Элементы ИЛИ 7 и 13 вырабатывают признак А(О V ai.)v(a4 V а V 0 «4 Вход)ные 5 и выходные 9 формирователи четности вырабатывают признаки четности согласно выражени м дл К1, К2 и КЗ, приведенным выше. При записи значени полученных 3 проверочных разр дов записываютс в контрольные разр ды блоков 1 пам ти, а При считывании они сравниваютс в схеме 14 сравнени со значени ми, полученными при считывании. Технико-экономическое преимущество предлагаемого устройства перед про тотипбм заключаетс в том, что устранение одного проверочного разр да позвол ет сократить аппаратурные ....... ..ь.......л.лъ.. раты, т.е. существенно упростить устройство .four-group groups. The elements of ISH 6 and 12 produce a sign about V OD. Elements W. 5 and 11 produce gfiznak a lv l (). The elements OR NOT A and 10 produce the sign a yaiva vol. The elements OR 7 and 13 produce the sign A (O V ai.) V (a4 V and V 0 4 4 Input) the full 5 and output 9 parity generators generate the parity signs according to the expressions for K1, K2 and short-circuit mentioned above. When writing, the values of the obtained 3 check bits are written to the check bits of the memory blocks 1, and, when read, they are compared in circuit 14 with the values obtained during the read. The technical and economic advantage of the proposed device over prototypbm is that the elimination of one test bit permits a reduction in hardware .......... ....... l. L., I.e. . significantly simplify the device.