SU1022221A1 - Буферное запоминающее устройство - Google Patents

Abstract

БУФЕРНСЖЗАПОМИНАКЩЕБ УСТРОЙСТВО, соцержашее информационный накопитель, первый вхоа которого поцключен к выходу первого регистра, первый вхоа первого регистра поаключев к выхоцу первого мультиплексора, первый вхоа которого 51вл етс  оаним аарес ным вхоаом устройства и подключен к первому вхоау второго регистра, второй вхоц которого подключен к выходу элемента ИЛИ, выход второго регистра подключен к второму входу первого муль типлексора и к первому входу адресного накопител , второЛ вход которого .$10л етс  другим адресным входом устройства и подключен к первому входу первого блока сравнени , выход адресного накопител  подключен к второму входу первого блока сравнени , выход которого подключен к первому входу третьего регистра и к BXCN дам второго элемента ИЛИ, а выход информационного нак(И1втел  подключен к первому входу четвертого регистра, второй вход которого  вл етс  управл к аю« . входом устройства, першлй шсод первого элемента ИЛИ  вл етс  щрвым управл ю.; щим входом устройспаа и подклкмен х ав формацвонному входу первого гратул. SUttl) 1022221 ЭС50 Q11C19/0 вторбй вход первого элемента ИЛИ  вл етс  вторьп управл ющим входом устройства и подключен к инфо{й«1ационному входу, второго триггера, третий вход первого элемента ИЛИ  вл етс  третьим управл ющим входом устройства, выход второго элемента ИЛИ подключен к информационному третьего триггера, тактовый вход которого slвл8eтc  четвертым управл ю1аим входом устройства и подключен к тактсюым. вх(Х1ам первого, второго, третьего , четвертого, п того, шестого, седьмого , восыиюго, дев того и дес того триггеров , к вторым входам первого, третьего и четвертого регистров и к третьему входу второго регистра, выход дес того триггера.  вл етс  выходом устройства и подключен (Л к ттретьему входу четвертого регистра, отличающее с   тем, что, с целью псшышени  быстродействи  устройства , оно содержит второй блок сравнени  5 регистры, триггеры, элементы И, элементы ИЛИ, элементы НЕ и второй мульти .плексор, выход которого подключен к третьему входу информационного накопител  и к первому входу второго блока сравнени , 1юрвый и второй входы второго м мультиплексора подключены к выходам соответственно гаггого и шестого регист ров , первые входы которых подключены к выходу третьего регистра, третий вход третьего регистра подключен к выходу первого элемента И, первый и второй входы которого подключены соответственI во к выходу второго элемента ИЛИ и к шхооу оев тс ч) т|р«ггера, вход второго (Элемента Или соединен с вторым входом второго блока , первый вхоа второго алемента И подключен к третьему вэсоау 1шрвого мультиплексора, к выходу

Description

оцийнаццатого триггера, к вторым входам п того и шестого регистров, к информационному входу четвёртого триггера и к входу первого элемента НЕ, выход ко торого подключен к первому входу третьег элемента И, второй вход третьего элемента И подключен к информационному входу седьмого триггера, выход первого триггера подключен к первому входу четвёртого элемента И, второй вход которого подключен к первым входам п того и шестого элементов И, к информационному входу . шестого триггера и к выходу третьего триггера, выход второго триггера подключен к вторым входам п того, шестого элементов И и п того триггера и к пер вому входу седьмого элемента И, второй вход которого подключен к выходу второго блока сравнени  и к входу второго элемента НЕ, выход седьмого триггера подключен к третьему входу п того регистра , к входу третьего элемента НЕ и к информационному, входу восьмого триг гера, выход которого подключен к второму входу второго элемента И, выход четвертого триггера подключен к третьему входу п того элемента И, к первому входу восьмого элемента И и к входу чевертого элемента НЕ, выход которого подключен к третьему входу шестого элемента Пик третьему входу седьмого элемента И, четвертый вход которого подключен к информационному входу шестого триггера, выход п того триггера подключен к второйу входу восьмого элемента И, третий вход которого подклю чен к выходу шестого триггера, первые входы дев того и дес того элементов И подключены соответственно к выходу 10 21 дев того триггера и к выходу первого элемента НЕ, вторые входы дев того и дес того элементов И подключены соот ветственно к выходу третьего триггера и к информационному входу второго триггера , третий вход дев того элемента И подключен к выходу одиннадцатого триггера , выходы второго и третьего элемен- , тов И подключены к входам третьего элемента ИЛИ, выход которого подключен к третьему входу второго мультиплексора, выход четвертого элемента И подключен к первому входу четвертого элемента ИЛИ, второй и третий входы которого подключены соответственно к выходу п того элемента Ник выходу шестого элемента И, выход четвертого элемента ИЛИ подключен к информационному входу одиннадцатого триггера, тактовый вход которого подключен к тактовому входу первого триггера, выход седьмого элемента И подключен к первому входу п того элемента ИЛИ, второй вход,которого подключен к выходу восьмого элемента И, выход п того элемента ИЛИ подключен к информационному входу дес того триггера, выход дев того элемента И подключен к первому входу шестого элемента ИЛИ, второй вход которого подключен к вькоду дес того элемента И, выход шестого элемента ИЛИ подключен к третьему входу nei вого регистра, выход третьего элемента НЕ подключен к третьему входу шестого регистра, четвертые, входы п того и шестого регистров подключены к тактовому входу восьмого триггера, выход второго элемента НЕ подключен к четвертому входу шестого элемента И

Изобретение относитс  к вычислительной технике и может быть использовано в электронной вычислительной машине.

Ввиду разрыва во временах работы процессора и оперативной пам ти в вычислительных машинах примен ютс  различные технические решени , ускор юшие получение данных из оперативной пам ти. Одним из наиболее эффективных решений  вл етс  включение между оперативной пам тью и процессор-ом; буферной пам ти.

Устройство буферной пам ти содержит накопитель буферной пам ти, в котором хранитс  наиболее часто используема  процессором информаци , матрицу адресов , хран шую адреса информации, расположенную в буферной пам ти, и блок сравнени  адресов.

Известно устройство буферной пам ти, в котором с целью уменьшени  оборудовани  блока сравнени  накопитель буферной пам ти и соответственно матрица адресов разбивакугс  на строки и колонки ИнформашГи  из зацанной колонки оператив ной пам ти может быть помешена в любу строку только соответствующей колонки буферной пам ти. Причём в данном устройстве не может быть начата обработка очередного запроса до тех пор, пока не буцет заве|шена обработка предыдущего запроса tlj . Недостаток данного устройства - ере нительно Низка  пропускна  спосо ость буферной пам ти. Наиболее близким к.предлагаемому  вл етс  устройство, которое состоит на накопител  буфе1жой пам ти, первый вход которого  вл етс  первым входом устройства , второй вход соединён с выходом первого регистра, вход которого соединен с выходом мультиплексора, первый вход которого  вл етс  вторым входом устройства и соединен с входом второго регис ра, выход которого соединен с вторым вж дом мультиплексора и с первым входом матрицы адресов, второй вход которой  & л етс  третьим входом устройства и сое- динен с первым входом блока сравнени , выход матрицы адресов соединен с вторы входом блока сравнени , выходы которого .соединены с входами регистра строки и входами первого элемента ИЛИ, выход которого соединен с входом первого гера первой группы триггеров; выходы второго и третьего тригге юв которой  вл ютс  соответственно первым и вторы управл ющими входами устройства, третий управл ющий вход устройства соеди«нен с входом первого триггера и первым входом второго элемента 11ЛИ, второй и третий входы которого  вл ютс  соогветственно первым и четвертым управл ющими входами устройства , а выхсн соединен с управл ющим входом второго регистра и с входом второго триггера, выходы триггеров первой группы соединены с входами триггеров второй группы, выход накопите л  буфер юй пам ти рое динен с входом третьего регистра, управл ющий вход JEOторого  вл етс  выходом устройства и соединен с выходом триггера готовности даннь«, синхровходы всех триггеров и ре. гистров соединены с соответотвуюшимн лини ми входной синхронизирующей шины устройства 2 3 . Несмотр  На то, что временные пара метры схемы позвол ют считать данные в ароавссор только через два цикла после выставлени  запроса (цепочка действий: считьшание, соответствующих адресов из матрицы адресов, сравнение их с запрашиваемым адресом, формирование адреса  чейки накопител  буферной пам ти и считывание по этому адресу данных из накопител  буферной пам ти), иэвест;ное устройство может выдавать данные каждый цикл прсжессора (если запрос ы к устройству существуют посто нно) за счет того, что одновременно со считьтва нием данных иэ накопител  буферной па- м ти дл  текущего запроса (требуетс  один цикл процессора) производитс  формирование адреса накопител  буфертойпам ти дл  следующего запроса прооессора (считывание адресов из матрицы адресов и сравнение их с запрашиваемым адресом и по результатам сравнени  формирование полного адреса  чейки нсисопител  буферной пам ти), на что также требувтс  один цикл процессора. Однако устройство характеризуетс  недостаточным бьютродействием , так как в случа х, когда запросы к пам -га не выставл ютс в каждом цикле, дл  считывани  данных из буферной пам ти требуетс  два цикла процессора .. Цель изобретени  - повьш1ение быстродейстаи  устройства. Поставленна  цель достигаетс  тем, что буфертое запоминающее устройство, содержащее информационный накопитель, вход которого подключен к: выходу первого регистра, первый вход регистра подключен к выходу первого мультиплексора , первый вход которого  вл ет с . одним адресным входом устройства и подключен к первому входу второго регистра , второй вход которого-подключен к юосоду первого элемента ИЛИ, выход второго регистра подключен к второму входу первого мультиплексора и к первому входу адресного накопител , второй вход которого  в  етс  другим адресным вхоцам устройства и подключен к первому ходу первого блока сравнени , выход адресного накопител  подключен к входу первого блока сравнени , выход которого поаключен к первому входу третьего регистра н к входам второго злеменга ИЛИ, « вьиГод информационного накопител  „ооключен Гпервому входу четвертого регистра, второй вход которого  вл етс  управл ющим входом устройства, первый вход первого элемента ИЛИ  вл етс  первым управл ющим входом устройства и пооключен к информационному входу первого триггера, sTopcrft вход первого элемента ИЛИ  вл етс  вторьтм управл ющим 510 ВХОПОМ устройства и подключен к инф6р мационному входу второго триггера, третий вход первого элемента ИЛИ  вл етс  третьим управл ющим входом устройства , выход второго элемента ИЛИ подключен к первому входу третьего триггера, тактовый вход которого  вл ет с  четвертым управл ющим входом устройства и подключен к тактовым входам первого, второго, третьего, четвертого, п того, щестого, седьмого, восьмого, дев того и дес того триггеров, к вторым .входам первого, третьего и четверотого регистров и к третьему входу второго регистра, выход дес того триггера  вл етс  выходом устройства и подключен к третьему входу четвертого регистра , дополнительно содер жт второй блок сравнени , регистры, триггеры, элементы И, элементы ИЛИ, элементы НЕ и второй мультиплексор, выход которого подключен к третьему входу информационного накопител  и к первому входу второго блока сравнени , первый и второй входы второго мультиплексора подключены к выходам соответственно п того и шестого регистров, первые входы которых подключены к выходу третьего регистра, третий вход третьего регистра подключен к выходу первого элемента И, первый и второй входы которого подключены COOTiветственно к выходу второго элемента ИЛ и к выходу дев того триггера, вход второ го элемента ИЛИ соединен с вторым вхо Дом второго блока сравнени , первый вход iвторого элемента И подключен к третьему входу первого мультиплексора, к выходу одиннадцатого триггера, к вторым входам п того и щестого регистров. к информационному входу четвертого триггера и к вхйду первого элемента НЕ, выход которого подключен к первому входу третье-. го элемента И, второй вход третьего элемента И подключен к информационному входу седьмого триггера, выход первого триггера подключен к первому входу четвертого элемента И, второй вход которого подключен к первым входам п того и шестого элементов И, к информационному входу шестого триггера и к выходу третьего триггера, выход второго триггера подключен к вторым входам п того, шестого элементов И и п того триггера и. к первому входу седьмого элемента И,, второй вход которого поаключен к выходу второго блока сравнени  и к входу второго элемента НЕ, выход седьмого триггер подключен третьему входу п того реги21 стра, ко входу третьего элемента НЕ и к 1шформационному входу восьмого тригi pa , выход которого подключен к второму входу второго элемента И, выход четвертого триггера подключен к третьему входу п того элемента И, к первому входу восьмого элемента И и к входу четвертого элемента НЕ, выход которого подключен к третьему входу щестого элемента И и к третьему входу седьмого элемента И, четвертый вход которого подключен к информационному входу шестого триггера, выход п того триггера подключен к второму входу восьмого элемента И, третий вход которого подключен к выходу щестого триггера, первью входы дев того и дес того элементов И подключены соответственно к выходу дев того триггера и к выходу первого элемента НЕ, вторые входы дев того и дес того элементов И подключены соответственно к выходу третьего триггера и к инфорь. мационному ъходу второго триггера, третий вход дев того элемента И подключен к выходу одиннадцатого триггера, выходы второго и третьего элементов И подключены к входам третьего элемента ИЛИ, выход которого подключен к третьему входу второго мультиплексора, выход четвертого элемента И подключен к первому входу четвертого элемента ИЛИ, второй и третий входы которого подключены соответственно к вьЕкоду п того элемента. И и к выходу шестого элемента И, выход четвертого элемента ИЛИ подключен к информационному входу одиннадцатого триггера, тактовый вход которого подключен к тактовому входу первого триггера, выход седьмого элемента И подключен к первому входу п того элемента ИЛИ, второй вход которого подключен к вьрсоду восьмого элемента И, выход п того элемента ИЛИ подключен к информационному входу дес того триггера, выход дев того элемента И подключен к первому входу шестого .элемента ИЛИ, второй вход которого подключен к выходу йес того элемента И, выход щестого элемента ИЛИ подключен к третьему входу первого регистра , выход третьего элемента НЕ подключен к третьему входу шестого регистра , четвертые входы п того и шестого регистров подключены к тактовому входу восьмого триггера, выход второго элемента НЕ подключен к четвертому входу шео того элемента И. На фиг. 1 изобрюкена блок-схема буферного запоминающего устройства; на фиг. 2 - временные диаграммы рабо ты устройства. Буферное запоминающее устройство состоит из информационного накопител  регистра 2,мультиплексора 3, регист ра 4, адресного накопител  5, блока 6 сравнени , второго блока 7 сравнени , регистра 8, мультиплексора 9, регистров 1О-12, триггеров 13-23, элементов И 24-33, элементов ИЛИ ЭГ4-39, элементов НЕ 40-43, Ш1фор«1аш1онного входа 44, адресных входов 45 и 46, управл ющих входов 47-51, управл киаег выхода 52, тактовых входов 53-58 бло ков, выходов 59-67 триггеров, выходы 68 триггера 23, выхода 69 блока 7, входа 70 регистра 8, входа 71 регисч .ра 4, входа 72 регистра 2 и входа 73 мультиплексора 9. В информационном накопителе 1 може хранитьс  (hi)(H) блоков инфор«1ации, а в адресном накопителе 5 - (vflidl) адресов соответствующих блоков, где hi- число колонок; и - число строк. Регистры 2 и 4 выполнены на двухтактных /1Л5-тригг pax, имеют по раз р дов и адресую колсшку накопител  1 и 5 соответственно . Регистр 8 имеет VI разр дов и адресует строку накопител  1 буферной пам ти . Блок 6 сравнени  состоит иа П схем сравнени  по EOg разр дов, где VI-число строк оперативней пам ти, и имеет и выходов. Блок 7 сравнени  стро ки представл ет собс одну схему сравне ни  на У разр дов. Работа устройства иницируетс  при поступлении сигнала на входы 47, 48 .или49. Сигнал на входе 47 или 48 устройства означает, что производитс  обращение процессора к пам ти дл  считьшани  или записи информации. Сигнал на управл ющем входе 49 уст|хЛства устанавливаетс  при записи каналом информации в пам ть. На входе 5О устройства устанавливаетс  в случае, если процессор обращаетс  к за коман дой, а в случае обращени  aia операндом устанавливаетс  О. Сигнал на уп{ авл к тем входе 47 зап(ж«ннаетс  сначала в тртггере 14, а затем в т|даггере 17, Сигнал на управл ющем входе 48 запоминаетс  в триггере 13, а аа управл  щем входе 50 устройства - сначала в триггере 19, а затем в триггере 2О. На личйе сигнала хот  бы на одном из упра л к цих входов 47-49 устройства фиксируетс  в триггере 21. Вс кий раз, когда на одном из входных; управл ющих входов 47-49 устройства по вл етс  1, в регистр 4 заноситс  адрес колонки накопител  5 адресов. Из адресуемой колонки накопител  5 адресов считываетс  ц адресов, которые соответствуют информации, размещенной в у строках соответствук пей колонки накопител  1. Затем в блоке 6 сравнени  данные И адресов сравнивают с запращиваемым адресом, поступающим по входу 46 устройства. Результат сравнени  заноситс  в регистр 8 и выбирает одну из И строк накопител  1. В следующем цикле из накопител  1 считываетс  запреиииваемый блок информации. В регистре 10 строки команды н регистре 11 строки операнда хран тс  адреса строки накопител  1, к торой производилось последнее обращение за командой и операндом. В зависимости от состо ни  триггера 23 СО или ) ннформа ци  может считьшатьс  из накопител  1 либо в том же цикле, в котором процессор выставл ет запрос на чтение на управл ющем входе 42 устройства, либо в следующем цикле. Вд1шичное значение триггера 23 режима означает, что в данном цикле из накопител  1 считываетс  (либо записываетс ) информаци  в соответствии с запросом процессора на чтение или запись, выставпенном на 47 или 48 управл ющих входах устройства в предыдущем цикле. Причем в начале данного цикла адрес колсмки нак (Я1ител  1 заноситс  из регистра 4 в регистр 2, а адрес строки (результат сравне|н11 ) накопител  1 из регистра 8 строки заноситс  в регистр 1О строки команды или регистр 11 строки операнда в зависимости от того, производитс  ли обрапюние за комешдой или операндом. Результат сравнени  за11ос1ггс  в регистр 8 из блока 6 сравнени  в конце предыдущего цикла. Нулевое аначенкю триггера 23 режима означает, что в предыдущем цикле не было обращени  к устройству буферной пам ти и что, если в аанном цикле процессор выставит запрос на чтение на управл ющем вводе 47 устройства, информаци  будет сйагвиА из накопител  1 в этом же цикле, П|Я1чем aapiec коловки нак(Н1Итвл  1 заноситс  в начале никла с входа 45 устройства в регистры 2 и 4. В качестве адреса строки иак  1ител  1 будит использован аорес, по которому производилось предыцушее обрашение. Этот адрес находитс  в регистре 1 Охранени  номера строки команды или регистре 11 хранени  номер строки операнда в зависимости от того, производитс  ли в данном случае обращен за командрй (сиг ал на управл ющем входе 50 устройства) или за операндом. Одновременно со считыванием информа ции из накопител  1 в блоке 6 сравнени  определ етс  истинный адрес строки и сравниваетс  в блоке 7 сравнени  с адре- сом строки, по которому в данный момен производитс  чтение. Если сравнение производитс , то требуема  информаци  считываетс  в конце данного цикла, а триггер 22,указывающий на готовность данных (управл ющий Выход 52 устройства), сообщает об этом процессору. В противно случае требуема  процессору информаци  будет считана в следующем цикле. Рассмотренна  выще ситуаци  становитс  воз можной благодар  тому, что команда и данные часто располагаютс  последовател но, а информаци  хранитс  в буферной пам ти блоками из нескольких последовательно расположенных слов, и поэтому после обращени  к команде или операнду существует больша  веро тность, что сле дующее обращение за командЫ1 или операндом будет производитьс  к этому же блоку, а следовательно, и к этой же стро ке накопител  1. И кроме того, когда следующее обращение производитс  к дру- гому блоку в худшем случае с веро тностью 1/и (и- количество строк), оно будет производитьс  к этой же строке нако пител  1.. Работа устройства буферной пам ти по сн етс  временной диаграммой, представленной на фиг. 2. Предположим, что в цикле, предшествукшем первому рассматриваемому, не было обращени  процессора к устройству буферной пам ти либо обращение бьшо, но требуемых данных не было в накопителе 1, т.е. с выхода блока 6 сравнени  на все входы элемента ИЛИ 36 поступили О. Тогда триггер 23 через элеметсты И 27, 28, 29 и ИЛИ 37 по имиульсу , поступающему на тактовый вход 5 8 будет усгановлен в О, который, поступа  в вход управлени  мультиплексора 3, будет разрешать прохождение через него , информации с входом 45 устррЯсТьа. Пусть в переом цикле на управл ющем входе 47 устройства процессор выставит запрос на чтейие. Тогда по импульсу, поступак цему на тактовый вход 54 регистров 4 и 2, в данные регистры с выхода 45 устройства будет занесен адрес колонки накопител  5 и накопител  1 (один и тот же адрес дл  накопителей 5 и 1). и начнетс  считывание информации из накопителей 5 и 1. Из адресного накопител  5 считывает с  У адресов адресуемой колонки, которые одновременно сравниваютс  в блоке 6 сравнени  с адресом строки оперативной пам ти, который поступает по входу 46 устройства. Пусть обращение, которое производитс  в первом цикле,  вл етс  обращением . за командой, т.е. на управл ющем входе 5О устройства будет высокий сигнал. Тогда логическа  1 с выхода элементов НЕ 40, И 26, ИЛИ, 35, поступа  на вход управлени  мультиплексора 9, разрешает прохождение через него на адресные входы строки накопител  1 информации с выхода регистра 10, в котором хранитс  адрес строки накопител  1, к которой производилось последнее обращение процессора за командой. Таким образом, из накопител  1 по адресу колонки, наход щемус  в регистре 10, считываетс  слово, которое к концу первого цикла поступает на входы регистра 12. По импульсу, поступающему на тактовый вход 56 триггеров 19, 21 и 14, данные триггера устанавливаютс  в 1, а в триггер 16 (используетс  дл  перезапоминани  содержимого триггера 23) заноситс  О с выхода 68 триггера 23. Если в блоке 6 сравнени  происходит сравнение одного из У адресов накопител  5 с запрашиваемым адресом строки опера- ивной пам ти, то логическа  1 на одном из выходов блока 6 сравнени  через элемент ИЛИ 36 по импульсу, по- ступак цему на тактовый вход 57 триггера 15, заноситс в данный триггер (содержимое триггера 15 указьюает, прои- -зошло ли сравнение в блоке 6 сравнени ). Одновременно результаты сравнени  из блоков сравнени  по импульсу, nocTynaioшему на вход 57 регистра 8, занос тс  в данный репютр, а в блока 7 сравнени  они сравниваютс  с содержимым рагис- |эа 10, хран шнм строки команды, по которому в насто щий момент производитс  считывание данных из накопител  1. Если сравнение в блоке 7 сравнени  строки произвоаитс , что означает, НТО данные считываютс  из нужной  чей- : ки накопител  1, то с. выхода 69 блока 7 сравнени  строки поступает на один из входов элек4ента И 30, на оо тальнЫе входы которого поступают логические 1 с выхоца 61 триггера 15, вы хода 6О триггера 14, выхода элемента НЕ 43, Hia вход которого поступает О с выхода 62 триггера 16. с выхода элемента И 30 через элемент ИЛИ 38 заноситс  в триггер 22 готовности данных по импульсу, поступающему на тактовый, вход 58 данного триггера. По этому же импульсу в Tpaivгер 23 заноситс  О с выхода элемента ИЛИ 37, на входы которого поступа ют О с выходсю элементов И 27-29. 1 на Bbixcxie триггера 2 2 готовности данньЁк, с одной сторсжы, разрешает занесение информации, считанной из накопи тел  1 в регистр 12, с Другой стороны, по управл ющему выходу 52 устройства сообщает процессору о том, что Ш1фо аци  считана из буферной пам ти. Таким образом, за один цикл информа ци  из буферной пам ти считываетс  в процессор. Предположим, что во втором цикле процессор оп ть выставл ет запрос на чтение оманды. На управл ющих входах 47 и 50 устройства будут присутствовать высокие,сигналы. Аналогичн как и в первом цикле, произойдет занесение в регистры 2 и 4, начнетс  считы вание из накопителей 5 и 1. Пусть в блоке 6 сравнени  один из адресов адресуемой колонки накопител  5 сравниваетс  с 4аресом, поступающим по входу 46 устройства. Аналогично, как и в первом цикле, триггеры 21, 19, 14 и 15 установ тс  в а триггер 16, указывающий на режим задержанный, установитс  в О. Но предположим, что требуема  процессору информаци  находитс  не в той строке накопител  1, из которой в текущий момент производитс  считывай, а в другой. Адрес строки накопител  1, из которой должно было происходить считывание информации с выхода блока 6 сравнени , заноситс  в регистр 8 (по импульсу, поступающему на вход 57 данного регистра). А на вы ходе 69 блока 7 сравнени  строки выдаетс  О, который указывает на то, что в данный момент из накопител  1 считы ваетс  ненужна  инфо1Иу|аци  (из той же колонки, но из другой строки). О с выхода блока 7 сравнени  строки поступ ет на один из входов элекмеЬтов И 30 и НЕ 41. О с выхода элемента И 30 поступа ет на первый вход элементаИЛИ 38, на второй вход которого поступает О с выхода элемента И 31, так как на один из входов этого элемента поступает О с выхода 62 триггера Гб режима, задень жанный таким образом по импульсу, поступающему на тактовый вход триггера 22 готовности данных. Данный триггер устанавливаетс  в О, который по управл ющему выходу 52 устройства сигнализирует процессору о том, что информаци  не была считана из буферной пам ти. 1 с выхода элемента НЕ 41 поступает на один из входов элемента И 29. На остальные входы этого элемента поступают 1 с выхода 61 триггера 15, выхода 6О триг гера 14 и выхода элемента НЕ 43, на вход которого поступает О с в ыхода 62 триггера 16, I с выхода элемента ,И 29 через элемент ИЛИ 37 по импульсу , поступающему на тактовый вход 58 триггера 23, заноситс  в этот триггер, что в данном случае указывает на то, что в следующем цикле из накопител  1 будет считана информаци , котора , не &1ла считана в данном цикле (былд считана , но не из заданной строки). Предположим, что. в третьем цикле процессор выставл ет запрос на чтение сжеранда. Логическа  - на управл ющем входе 47 устрЫ1ства, О - на управл ющем входе 5О устройства. И, кроме того, в устройстве буферной пам ти должна быть закончена обработка запроса на чтение команды, котора  не была закончена в предыдущем цикле. По импульсу, поступающему с входа 51 синхронизации устройства на тактовый вход 53 триггера 2О, в данный триггер заноситс  С выхода 65 триггера 19. По этому же импульсу инфо гаш1  с выхода регистра 8 заноситс  в регистр 1О (высокие сигналы на обоих управл ющих выходах регистра 1О с выхода 65 триггера 19 и выхода 68 триггера 23 режима). с выхода 56 триггера 20 поступает на один из входов элемента И 25, на второй вход KOTOpoito постзшйет с.выхода 68 триггера 23 режима, котора , также поступа  на управл ющий вход мультиплексора 3, разрющает прохождение через него информации с выхода второго регистра 4. 1 с выхода элемента И 25 через одни из вхсщов элемента ИЛИ 35 поступает на управл ющий ; ахоа 73 мультиплексора 9 строки и тем самым разрещает прохождение информации с выхода регистра 1О строки команды на адресные входы строки накопител  1 буферн пам ти. На вход 71 упраЕшени  второго регистра 4 поступает 1 с вы13 10 хоца элемента 34ИЛИ С на первом управл ющем входе 47 устройства, который соединен с одним иэ входов элемент та ИЛИ 34. На управл ющий вход 72 регистра 2 поступает 1 с выхода элемен- та ИЛИ 39, так как на один из ее входов поступает с выхода элемента И 32, на вход которого поступают 1 с выхода 67 триггера 21, выхода 61 триггера 15 и вькода 68 триггера 23 режима. По импульсу, поступающему на тактовый вход 54 регистра 2 и регистра 4, информаци  с выхода регистра 4 заноситс в регистр 2, а в регистр 4 заноситс  ин формаци , поступающа  по входу 45 уст ройства (адрес колонки накопител  5 адресов дл  запроса за операндом). После этого из адресуемой колонки накопител  5 адресов в блок 6 сравнени  считываетс  п адресов, дл  того чтобы установить , находитс  ли запрашиваемый операн в накопителе 1. Данные адреса сравниваютс  с адресом поступающим по входу 46 устройствах В это же врем  из нужной строки накопи тел  1 считываетс  команда, запрос на которую был получен устройством буфер ной пам ти в начале второго цикла. По импульсу, поступающему с входа 51 синхронизации устройства на тактовый вход 54 триггера 17, в него заносит- с  1 с выхода 60 триггера 13 (запрос на чтение, который был выставлен во втором цикле). По импульсу, поступающему на тактовый вход триггера 18, в данный триггер заноситс  1 с выхода 61 триггера 15 (результат сравнени  в блоке 6 сравнени , полученный во втором цикле). По импульсу, поступающему на тактовый вход 56 триггера 19, в него заноситс  О с выхода 5О уст ройства (запрос за операндом). По этому же импульсу в триггер 21 заноситс  1 с выхода элемента ИЛИ 34 в триггер 16 (режим задержанный) заноситс  с выхода 68 триггера 23 режима, в триггер 14 (чтение) заноситс  1 с входа 47 устройства. По импульсу, поступающему на вход 58 триггера 22 готовности данных в негр заноситс  1 с выхода элемента ИЛИ 3 на один из входов которого поступает И 31, на входы котос выхода элемента рого поступают 1 с выхода 64 триггера 18, выхода 63 триггера 17, выхода 6 триггера 16 (режим задержанный). 1 на выходе триггера 22 готовности данны разрешает заноситьс  инфор 1ации, считан 1 ной из накопител  1, в регистр 12 и по управл ющему выходу 52 устройства сообщает процессору о том, что требуема  команда считана из устройства буферной пам ти; Предположим, что в блоке 6 сравнени  один из адресов накопител  5 сравниваетс  с адресом, поступающим по входу 46 устройства, тогда 1 с выхода элемента ИЛИ 36 заноситс  в триггер 15 (сравнение) по импульсу, поступающему на вход 57 данного триггера. По этому же импульсу результаты сравнени  с выходов блока 6 соавнени  занос тс  в регистр 8 строки. с выхода 61 триггера 15 поступает на один из входов элемента И 28, на остальные входы которого поступают 1 с выхода 60 триггера 14, выхода 62 триггера 16 (режим задержанный). 1 с выхода элемента И 28 через элемент ИЛИ 37 заноси1 с  в триггер 23 режима по импульсу, поступающему на вход 58 этого триггера. В данном случае 1 на выходе 68 тригпгра 23 режима указывает на то, что в следующем цикле из накопител  1 должен быть считан операнд, запрос на который был получен устройством в начале данного цикла. Пусть в четвертом цикле запрос к устройству буферной пам ти не был выотавлен , т.е. на первом .47, втором 48 и третьем 49 управл ющих входах уст ройства сто т О. По импульсу, посаупающему на вход 53 триггера 2О, в него заноситс  О с выхода 65 триг, гера 19 (признак команды), а в регистр 11 заносилс  информаци  с выхода регистра 8. На оба управл ющих входа регист ра 11 поступают I с выхода 68 триг пэра 23 режима и выхода элемента НЕ 42, на вход которого поступает О с выхода 65 триггера 19. На один из входов эJтeмента И 25 поступает О с выхода 66 триггера 20 (признак команды задерканный), а на один из входов элемента И 26 поступает О с выхода элемента НЕ 4О, на вход которого посту.пает 1 с выхода 68 триггера 23. Выходы элементов И 25 и 26 соединены с входами элемента ИЛИ 35, выход которого соединен с управл ющим входом 73 мультиплексора 9. О на управл ющем входе мультиплексора 9, строки разрещает прохождение на адресные входы строки на-. копител  1 информации с выхода регист. ра. 2. На управл ющий вход регистра 2 с выхода элемента ИЛИ . поступает 1О так как на ощш иэ его вхоцов поступает с выхоаа элемента И 32, на вхо ды которого поступают 1 с выхода 67 триггера 21, выхода 68 триггера 23 режима, выхода 61 триггера 15 (сравне ние). По импульсу, поступающему на вход 54 регистра 2, в него заноситс  адрес колонки накопител  1 с выхода регистра 4. После этого из накопител  1 производи с  счить1вание операнда. По импульсу, поступающему на вход 54 триггера 17 (чтение задержанное), в него заноситс  с выхода 60 триггера 14. По импульсу, поступающему на вход 57 триггера 18 (сравнению задержанное), в него заносит с  1 с выхода 61 триггера 15 (сравнение ). По импулБсу, прступаюшему на вход 56 триггеров 14 (чтение) и 13 . (запись ), в них .занос тс  Оспервого 47 и третьего 48 управл ющих входов устройства, а в триггер 16 занос тс  с выхода 68 триггера 23. По импульсу, поступающему на вход 58 триггера 22 готовности данных, в него заноситс  1 с выхода элемента ИЛИ 38. На один из входов элемента ИЛИ 38 поступает с выхода элемента И 31, на входы которогопоступают 1 с вы- , 116 хода 64 триггера 18 (сравнение задержанное ), выхода 63 триггера 17 (чтение задержанное), выхода 62 триггера 16 (режим задержанный). на выходе триггера 22 готовности данных, поступа  на управл ющий вход третьего регистра 12, разрешает прием в него считанного (шеранда и, в то же врем  поо i тупа  на управл ющий вход 52 устрЫ} ства , сообщает процессору, что требуемый операнд считвн из устрЫ}ства 6у .ферной пам та. О с выходе 59 три1 гера 14 (чтение) поступает на один из входов элементов И 27-29, выходы которых соединены с входом элемента ИЛИ 37. По импульсу, поступающему на вход 58 триггера 23, в него заноситс  О с выхода элемента ИЛИ 37. Это означает, что устройство буферной пам ти готово к тому, чтобы обработать запрос процессора на чтение команды или операнда за один цшш. По сравнению с известными предлагаемое устройство сокращает задержки процессора в ожидании данных дл  случаев, когда между соседними запросами процессора к устройству есть один или несколько цикле, в которых обращений процессора к устройству буферной пам ти нет. фуг. 0

QJt/l.2

Claims (1)

1. БУФЕРНОЕ’ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее информационный накопитель, первый вход которого подключен к выходу первого регистра, первый вход первого регистра подключен к выходу первого мультиплексора, первый вход которого является одним адресным входом устройства и подключен к первому входу второго регистра, второй вход которого подключен к выходу перво, го элемента ИЛИ, выход второго регистра подключен к второму входу первого мультиплексора и к первому входу адресного накопителя, второй вход которого .является другим адресным входом устройства и подключен к первому входу первого блока сравнения, выход адресного накопителя подключен к второму входу первого блока сравнения, выход которого подключен к первому входу третьего регистра и к входам второго элемента ИЛИ, а выход информационного накопителя подключен к первому входу четвертого регистра, вто* _; рой вход которого является управляющим входом устройства, первый вход первого элемента ИЛИ является первым управляющим входом устройства и подключен к информационному входу первого триггера, второй”вход первого элемента ИЛИ является вторым управляющим входом устройства и подключен к информационному входу, второго триггера, третий вход первого элемента ИЛИ является третьим управляющим входом устройства, выход второго элемента ИЛИ подключен к информационному входу третьего триггера, тактовый вход которого является четвертым управляющим входом устройства и подключен к тактовым входам первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого, девятого и десятого триггеров, к вторым входам первого, третьего и четвертого регистров и к третьему входу второго регистра, выход десятого триггера, является выходом устройства и подключен к третьему входу четвертого регистра, отличающее с я тем, что, с целью повышения быстродействия устройства, оно содержит второй блок сравнения, регистры, триггеры, элементы И, элементы ИЛИ, элементы НЕ и второй мультиплексор, выход которого подключен к третьему входу информационного накопителя и к первому входу второго блока сравнения, первый и второй входы второго мультиплексора подключены к выходам соответственно пятого и шестого регистров, первые входы которых подключены к выходу третьего регистра, третий вход третьего регистра подключен к выходу первого элемента И, первый и второй входы которого подключены соответственI но к выходу второго элемента ИЛИ и' к выходу девятого триггера, вход второго элемента ИЛИ соединен с вторым входом второго блока сравнения, первый вход второго элемента И подключен к третьему входу первого мультиплексора, к выходу

   SU ,.»1022221 одиннадцатого триггера, к вторым входам пятого и шестого регистров, к информационному входу четвертого триггера и к входу первого элемента НЕ, выход которого подключен к первому входу третьего элемента И, второй вход третьего элемента И подключен к информационному входу седьмого триггера, выход первого триггера подключен к первому входу четвёртого' элемента И, второй вход которого подключен к первым входам пятого и шестого элементов И, к информационному входу . шестого триггера и к выходу третьего триггера, выход второго триггера подключен к вторым входам пятого, шестого элементов И и пятого триггера и к первому входу седьмого элемента И, второй вход которого подключен к выходу второго блока сравнения и к входу второго элемента НЕ, выход седьмого триггера подключен к третьему входу пятого регистра, к входу третьего элемента НЕ и к информационному, входу восьмого триггера, выход которого подключен к второму входу второго элемента И, выход четвертого триггера подключен к третьему входу пятого элемента И, к первому входу восьмого элемента Пик входу четвертого элемента НЕ, выход которого подключен к третьему входу шестого элемента Пик третьему входу седьмого элемента И, четвертый вход которого подключен к информационному входу шестого триггера, выход пятого триггера подключен к второму входу восьмого элемента И, третий вход которого поцключен к выходу шестого триггера, первые входы девятого и десятого элементов И подключены соответственно к выходу девятого триггера и к выходу первого элемента НЕ, вторые входы девятого и десятого элементов И подключены соответственно к выходу третьего триггера и к информационному входу второго триггера, третий вход девятого элемента И подключен к выходу одиннадцатого триггера, выходы второго и третьего элемен- , тов И подключены к входам третьего элемента ИЛИ, выход которого подключен к третьему входу второго мультиплексора, выход четвертого элемента И подключен к первому входу четвертого элемента ИЛИ, второй и третий входы которого подключены соответственно к выходу пятого элемента И и к выходу шестого элемента И, выход четвертого элемента ИЛИ подключен к информационному входу одиннадцатого триггера, тактовый вход которого подключен к тактовому входу первого триггера, выход седьмого элемента И подключен к первому входу пятого элемента ИЛИ, второй вход .которого подключен к выходу восьмого элемента И, выход пятого элемента ИЛИ подключен к информационному входу десятого триггера, выход девятого элемента И подключен к первому входу шестого элемента ИЛИ, второй вход которого подключен к вьпсоцу десятого элемента И, выход шестого элемента ИЛИ подключен к третьему входу первого регистра, выход третьего элемента НЕ подключен к третьему входу шестого регистра, четвертые, входы пятого и шестого регистров подключены к тактовому входу восьмого триггера, выход второго элемента НЕ подключен к четвертому входу шестого элемента И.

   ¹ . 2