2, Преобразователь по п. 1 , о т ли чающийс , тем, что управл юща счетна декада содержит п триггеров и п элементов ИЛИ, причем ВЫХОД i-ro триггера соединен с первым , входом i-ro элемента ИЛИ, а его выход соединен с входомI i -1) -го триггера , вторые входы элементов ИЛИ и вход п-го триггера вл ютс входами декаДы j а выход первого элемента ИЛИ - ее выходом.2, the converter according to claim 1, wherein the control counting decade contains n triggers and n elements, OR, the output of the i-trigger is connected to the first, the input of the i-ro element OR, and its output is connected to input I i -1) of the trigger, the second inputs of the OR elements and the input of the n-th trigger are inputs of decade j and the output of the first OR element is its output.
Изобретение относитс кизмерительной технике и может быть использовано в информационно-измерительных системах дл согласовани частотных датчиков с ЭВМ. Известен преобразователь частота - код, в котором расширены пределы измерени за счет использовани дополнительного счетчика ( делител Частоты) с последующим выбором по тому илц, иному правилу частоты запол неуи основного счетчика, содержащий основной счетчик дл счета поступивших импульсов, дополнительный счетчик дл делени входной частоты, а также логическое устройство дл по следовательного подбора требуемой частоты заполнени основного счетчика 1. Недостатком этого устройства вл етс сложность. . Наиболее близким по технической сущности к предлагаемому вл етс преобразователь частота - код, который содержит основной счетчик, состо щий из счетных декад и элементов ИЛИ, схему формировани короткого импульса, элемент И, дешифратор и. дополнительный счетчик. Дес тичный код на выходе устройства прёдставл етс в форме с плавающей зап той 2J Однако при преобразовании частоты в двоичный код, что часто требует с дл согласовани с ЭВМ, известное устройство сильно усложн етс за сче резкого возрастани количества логических схем и невозможности использо вани интегральных схем средней интеграции счетных декад 8 силу их конструктивного исполнени ,Кроме то го, мантиссаПри представлении числа в ЭВМ всегда должна быть нормализована , а этого известное устройство не обеспечивает, Цель изобретени - расширение функциональных возможностей. Поставленна цель достигаетс тем, что в преобразователь частота - код, содержащий счетчик xapaктepиctики, выходы старших разр дов которого соединены с соответствующими входами дешифратора , счетчик мантиссы и элемент И, введены дополнительный дешифратор , управл юща 1четна декада, триггер и элемент ИЛИ, причем выходы младших разр дов счетчика харакtepиcтики подключены к соответствующим входам дополнительного дешифратора , выходы которого соединены с соответствующими входами управл ющей счетной декады, выход которой подключен к тактовому входу дешифратора, первый выход которого соединен с входом триггера и первым входом элемента И, остальные выходы дешифратора подключены к соответствующим входам счетчика мантиссы, выход которого соединен с первым входом элемента . ИЛИ, второй вход которого подключен к выходу элемента И, а выход - к счетному входу счётчика характеристики , выход триггера подключен к второму входу элемента И. -Кроме того,, управл юща счетна декада содержит п триггеров и п элеI ментов ИЛИ, причем выход 1-го триг repa соединен с первым входом i-ro элемента ИЛИ, а его выход соединен с входом (i-l)-ro триггера, вторые входы элементов ИЛИ и вход п-го триггера вл ютс входами , а выход первого элемента ИЛИ - ее выходом . На фиг, 1 представлена структурна схема преобразовател частота код; на фиг, 2 - функциональна схема управл ющей счетной декады. Преобразователь частота - код содержит счетчик 1 характеристики, счетчик 2, мантиссы, включающий в себ счетные декады 3,1-3 k и элементы t.l-t k ИЛИ, триггер 5. управл ю |U4yio счетную декаду 6, дешифраторы 7и 8, элемент 9 И, Управл 19ща cMe на декада б содержит триггеры 10.1-1-0 п и элементы 11.1-11 п ИЛИ, Устройство работает следукицим об разом. Перед началом преобразовани час тоты в двоичный код счетчик 1 харак теристики, счетные декады 3.1-3 k счетчика 2, триггер 5 управл юща счетна декада 6 устанавливаютс в нуль. Входной сигнал частота f noступает на дешифратор 7, .тактиру его В дешифраторе 7,на выходе первой шины, соответствуюи4ей коду млад ших разр дов начального состо ни счетчика 1 характеристики, формирую с импульсы, которые через элемент 11.1 ИЛИ управл ющей счетной декады 6 поступают на тактируемый вход дешифратора 8. На выходе дешифратора 8на первой шине, соответствующей начальному состо нию входного, кода, поступающего со старших разр дов счетчика 1 характеристики, по вл ют с импульсы. Первый импульс с выхода дешифратора 8 поступает на установочный вход триггера 5, по окончании действи которого на выходе триггера 5 устанавливаетс единица, в результате чего открываетс элемент 9 И. Все последующие импульсы с первой шины дешифратора 8, начина со второго, будут уже проходить через элемент 9 на элемент t.l. ИЛИ и далее на счётчик 1 характеристики Таким образом, второй импульс входной частоты f изменит состо ние счетчика 1 характеристики. Это сказы ваетс на входном коде дешифратора 7 вызыва перемещение выходных импульсов с первой на вторую шину дешифратора 7 (фиг. 2), которые на выход управл ющей счетной декады 6 будут поступать через триггер 10.1. После прохождени еще двух входных импульсов импульс с выхода управ л ющей счетной декады 6, пройд че рез дешифратор 8, элемент 9 И, эле .мент k.} ИЛИ, поступает на счетчик 1 характеристики, увеличива его код на единицу. При этом на входе дешифратора 7 код измен етс и выходные импульсы соответственно перемещаютс со ВТОР.0Й на третью шину дешифратора 7 (фиг. 2). Эти импульсы будут уже поступать на элемент 9 394 ИЛИ. Количество задействованных триггеров 1J) увеличиваетс до двух. Таким образом с увеличением содержани счетчика 1 характеристики количество задействованных триггеров в управл ющей счетной декаде 6 тоже увеличиваетс . При превышении значений числа в счетчике 1 характеристики количества триггеров 10 управл ющей счетной декады 6 измен етс входной код дешифратора 8 и выходные импульсы на его выходе перемещаютс на соседнюю шину. Импульсы с выхода дешифратора 8 начинают поступать на элемент А.2 ИЛИ, задейству счетную декаду 3.1. Даленейшее переполнение емкости счета , состо щий из управл ющей счетной декады 6 и счетной декады 3.1, путем последовательного изменени состо ни дешифратора 7 измен ет содержимое счетчика 1 характеристики и соответственно код на входе дешифратора 8. Это вызывает смещение выходных импульсов дешифратора 8 на соседнюю шину, в результате чего они начинают поступать на элемент Д.З-ИЛИ и задействуетс счетна декада 3.2. Таким образом, задействованна ем- кость счета последовательно увеличиваетс путем последовательного подключени счетных декад 3 счетчика 2 -И триггеров 10 управл ющей счетной декады 6 по следуюсцей счетной схеме: -2; 2; k 8; 16 и т.д., что соответствует следующему изменению емкости счета: -2; ; 8; 16; 32 и т.д. Число в счетчике 1 характеристики характеризует задействованную емкость счета (пор док нормализованного числа). Число в счетных декадах 3 представл ет собой мантиссу двоичного нормализованного числа. В нормализованном же числе первый двоичный разр д справа от зап той всегда содержит единицу, в схеме устройства ему соответствует состо ние триггера 5. Дл устранени избыточности его можно не выводить. В качестве добавочных разр дов мантиссы можно использовать выходы триггеров 10,1lO .n управл ющей счетной декады 6. Использование новых элементов и св зей в предлагаемом преобразователе частота - код упрощает схему преобразовани числа импульсов в нормализованный двоичный код, при этом формат числа хорошо согласуетс с форматом чисел прин тых в микро-ЭВМ.The invention relates to measuring technique and can be used in information-measuring systems for matching frequency sensors with computers. A known frequency converter is a code in which the measurement limits are extended by using an additional counter (Frequency Divider), followed by choosing another option for filling the main counter, the main counter for counting incoming pulses, an additional counter for dividing the input frequency, as well as a logic device for sequentially selecting the required filling frequency of the main counter 1. A disadvantage of this device is complexity. . The closest in technical essence to the present invention is a frequency converter - a code that contains a main counter consisting of counting decades and OR elements, a short pulse formation circuit, an AND element, a decoder, and. additional counter. The decimal code at the output of the device is presented in floating point form 2J. However, when converting a frequency to a binary code, which often requires to reconcile with a computer, the known device becomes very complicated due to the sharp increase in the number of logic circuits and the impossibility of using integrated circuits. the average integration of the counting decades; 8, the power of their design; in addition, the mantissa should always be normalized when presenting a number in a computer, and this device does not provide this; - Expansion of functionality. The goal is achieved by the fact that the frequency converter is a code containing a xenactor counter, the outputs of the higher bits of which are connected to the corresponding inputs of the decoder, the counter of the mantissa and the AND element, the additional decoder controlling the 1st decade, the trigger and the OR element are introduced, and the junior The counter bits of the characteristics are connected to the corresponding inputs of the additional decoder, the outputs of which are connected to the corresponding inputs of the control counting decade, the output of which is connected to the clock the first input of the decoder, the first output of which is connected to the trigger input and the first input of the AND element, the other outputs of the decoder are connected to the corresponding inputs of the mantissa counter, the output of which is connected to the first input of the element. OR, the second input of which is connected to the output of the element AND, and the output to the counting input of the counter of the characteristic, the output of the trigger is connected to the second input of the element I. - In addition, the control counting decade contains n triggers and P elements OR, and output 1 th repa trig is connected to the first input of the i-ro element OR, and its output is connected to the input (il) -ro of the trigger, the second inputs of the OR elements and the input of the n-th trigger are the inputs, and the output of the first OR element is its output. Fig, 1 shows the block diagram of the frequency converter code; Fig. 2 is a functional diagram of the control counting decade. Frequency converter - the code contains counter 1 characteristics, counter 2, mantissa, which includes 3.1-3 k counting decades and tl-tk elements OR, trigger 5. control | U4yio counting decade 6, decoders 7 and 8, element 9 AND The control unit for cMe for decade b contains triggers 10.1-1-0 n and elements 11.1-11 p. OR, The device works as follows. Before the conversion of a frequency into a binary code, counter 1, characteristics, counting decades 3.1–3 k counter 2, trigger 5, control counting decade 6, are set to zero. The input signal frequency f no comes to the decoder 7, contacting it in the decoder 7, at the output of the first bus, corresponding to the code of the lower digits of the initial state of counter 1, form the pulses that through element 11.1 OR of the control counting decade 6 arrive at clocked input of the decoder 8. At the output of the decoder 8 on the first bus corresponding to the initial state of the input, the code coming from the higher bits of the counter 1 of the characteristic appears with pulses. The first pulse from the output of the decoder 8 is fed to the installation input of the trigger 5, after the end of which a unit is set at the output of the trigger 5, as a result of which element 9 I. opens. All subsequent pulses from the first bus of the decoder 8, starting from the second, will pass through the element 9 on tl OR further to the counter 1 characteristics. Thus, the second pulse of the input frequency f will change the state of the counter 1 characteristic. This affects the input code of the decoder 7 causing the output pulses to move from the first to the second bus of the decoder 7 (Fig. 2), which will be output to the control counting decade 6 through trigger 10.1. After passing two more impulses, the pulse from the output of the control counting decade 6, after the decoder 8, element 9 AND, element k.} OR, goes to counter 1 of the characteristics, increasing its code by one. At the same time, at the input of the decoder 7, the code is changed and the output pulses, respectively, are moved from VTOR.0Y to the third bus of the decoder 7 (Fig. 2). These pulses will already arrive at element 9 394 OR. The number of enabled triggers 1J) is increased to two. Thus, with an increase in the content of counter 1, the number of triggers involved in the control counting decade 6 also increases. When the number in the counter 1 of the characteristic of the number of triggers 10 of the control counting decade 6 is exceeded, the input code of the decoder 8 changes and the output pulses at its output are moved to the adjacent bus. The pulses from the output of the decoder 8 begin to arrive at the element A.2 OR, will activate the counting decade 3.1. A further overflow of the counting capacity, consisting of control counting decade 6 and counting decade 3.1, by successively changing the state of the decoder 7 changes the contents of counter 1 of the characteristic and, accordingly, the code at the input of the decoder 8. This causes the output bus pulses of the decoder 8 to shift to the adjacent bus, as a result, they begin to arrive at the D. 3-OR element and the counting decade 3.2 is activated. Thus, the used capacity of the account is sequentially increased by sequentially connecting the counting decades 3 of the counter 2 -and the triggers 10 of the control counting decade 6 according to the following counting circuit: -2; 2; k 8; 16, etc., which corresponds to the following change in account capacity: -2; ; eight; sixteen; 32, etc. The number in the counter 1 of the characteristics characterizes the used capacity of the account (the order of the normalized number). The number in countable decades 3 is the mantissa of the binary normalized number. In the normalized number, the first binary bit to the right of the comma always contains one, in the device circuit it corresponds to the trigger state 5. It can be omitted to eliminate redundancy. As additional bits of the mantissa, you can use the outputs of 10,1lO .n trigger control counting decade 6. The use of new elements and connections in the proposed frequency converter — the code simplifies the scheme for converting the number of pulses into a normalized binary code, and the format of the number agrees well with The format of numbers received in a micro-computer.
. $1012 139 . $ 1012,139
Представление чисел в нормализован- вами гарантиру при этомпосто нную ном двоичном коде позвол ет упрощать относительную погрешность представлеего . согласование с многими устройст- ни мисла сосчитанных импульсбв.The representation of numbers in the normalized guarantee with this permanent binary code allows to simplify the relative error of the representation. coordination with many devices misled counted impulses.