SU1005297A1 - Device for measuring and monitoring parameters of analogue-digital converters - Google Patents

Description

1Ч1H

Изобретение относитс  к измерительной технике и предназначено дл  автоматического контрол  и измерени  параметров аналого-цифровых преобразователей (АЦП),. а также может быть использовано при построении информационно-измерительных систем.The invention relates to a measurement technique and is intended for automatic control and measurement of parameters of analog-to-digital converters (ADC). and can also be used in the construction of information-measuring systems.

Известно устройство дл  проверки аналого-цифровых преобразователей, содержащее источник входного сигнала, выход которого соединен с первыми входами образцового и провер емого аналого-цифровых преобразователей и через умножитель частоты соединен с первым входом вентил , второй вход которого соединен с выходом счетчика, а второй вход соединен с первым выходом переключател , второй выхОд которого соединен с первым входом элемента ИЛИ, а вход через кнопку соединен с входной шиной устройства, второй вход элемента ИЛИ соединен с выходом вентил  и с входом первого делител  частоты, выход которого соединен с входом счетчика, выход элемента ИЛИ соединен с вторыми входами образцового и провер емого аналогоцифровых преобразователей, а выход второго делител  частоты соединен с входами регистрирующего устройства, выход элемента ИЛИ через линию задержки соединен с первым входом реверсивного счетчика, второй вход которого соединен с выходом провер емого аналого-цифрового преобразовател , выход образцового аналого-цифрового преобразовател  соединен с первым входом устройства сравнени  ко дов, второй вход которого соединен с выходом реверсивного счетчика, а первый , второй и третий выходы соединены соответственно с входом генератора импульсов и с третьим и четвертым входами реверсивного счетчика, п тый вход которого соединен с выходом генератора импульсов и входом второго делител  частоты С 1. Однако данное устройство не обеспечивает достаточную точность измерени  параметров аналого-цифровых пр образователей и имеет ограниченные функциональные возможности. Известно устройство дл  измерени  характеристик аналого-цифровых преобразователей , содержащее источник входного сигнала, выход которого соединен с первыми входами образцового и провер емого аналого-цифровых преобразователей , причем выход образцового аналого-цифрового преобразовател  соединен с первым входом блока сравнени  кодов, второй вход которого соединен с выходом реверсивного счетчика, а первый, второй и третий выходы соединены соответственно с вх дом генератора импульсов и с первым и вторым входами реверсивного сметчика , третий вход которого соединен выходом генератора импульсов и входом делител  частоты, выход элемента ИЛИ через линию задержки соединен с четвертым входом реверсивного счетчика, п тый вход которого соединен с выходом провер емого аналогоцифрового преобразовател , первый вход вентил  соединен с выходом три)- гера, первый вход которого соединен с первым выходом переключател , второй выход которого соединен с первым входом элемента ИЛИ, а вход через кнопку соединен с входной шиной устройства, второй вход элемента ИЛИ соединен с выходом вентил , выход элемента ИЛИ соединен с вторыми входами провер емого и образцового аналого-цифровых преобразователей, выхо делител  частоты соединен с входами регистрирующего блока, причем синхро низатор подключен своим выходом к управл ющему входу вентил , а входом - к четвертому выходу блока срав нени  кодов и к первому входу задатчика максимальной погрешности, второй вход которого соединен с выходом генератора, а выходы задатчика максимальной погрешности, образцового и провер емого аналого-цифровых преобразователей подключены к входам элемента пам ти, при-этом выход вентил  подключен к входу счетмика коли чества измерений, выход которого под ключен к входу счетчика количества измерений, выход которого подключен к управл ющему входу делител  частоты и второму входу триггера tzj. Однако данное устройство имеет ограниченные функциональные возможности , так как оно позвол ет определ ть лишь значени  статической погрешности преобразовани  провер емых АЦП. Целью изобретени   ёл етс  расширение функциональных возможностей и повышение достоверности результатов исследований. Поставленна  цель достигаетс  тем, что в устройство дл  измерени  и контрол  параметров аналого-цифровых преобразователей, содержащее источник входного сигнала, выход которого соединен с первыми входами провер емого и образцового аналого-цифровых преобразователей, управл емый генератор импульсов, управл емую линию задержки и регистрирующий блок введены первый и второй преобразователи код-напр жение, коммутатор кодов , блок компараторов и вычислительный блок, причем выход первого преобразовател  код-напр жение соединен с первым входом источника входного сигнала, а вход соединен с выходом коммутатора кодов, первый, второй и третий входы которого соединены соответственно с первым, вторым и третьим выходами вычислительного блока , четвертый выход которого соединен со входом второго преобразовател  код-напр жение, п тый - со входом управл емого генератора импульсов, шестой - с первым входом регистрирующего блока, седьмой - со вторым входом последнего и первым входом«рправл емой линии задержки, при этом первый и второй входы соединены с первым выходом управл емого генератора импульсов, третий вход - с выходом образцового аналого-цифрового преобразовател , а четвертый с третьим входом регистрирующего блока и с выходом блока.компараторов, информационные входы которого соответственно соединены с выходами провер емого аналого-цифрового преобразовател , управл ющий вход соединен с выходом второго преобразорател  код-напр жение, а вход синхронизации соединен со вторым выходом управл емого генератора импульсов и со вторым входом источника входного сигнала, а третий выход - со вторым входом управл емой линии задержки, выход которого соединен со вторым входом провер емого аналого-цифрового преобразовател . Кроме того, вычислительный блок содержит первый и второй счетчики импульсов, дешифратор, узел вычитани  кодов, сумматор, узел сравнени  кодов и первый, второй, третий, четвертый и п тый регистры, причем выходы дешифратора подключены соответственно к первым входам первого , второго, третьего, четвертого , и п того регистров и к третьему выходу блока, второй же выход его соединен с выходом первого регистра , второй вход которого соединен с выходом сумматора, первый вход которого соединен с выходом узла вычитани  кода, первый зход которого соединен с третьим входом блока, а второй вход соединен с выходом второго регистра, вторым входом сумматора , первым выходом блока и с первым выходом узла сравнени  кодов, второй вход которого, соединен с четвертым входом блока, а третий и четвертый входы с выходами третьего регистра, а выход соединен с шестым выходом блока и с первым входом первого счетчика, второй вход которого соединен со вторым входом блока, а выход соединен с седьмым выходом бло ка, первь1й вход которого через второ счетчик соединен со входом дешифратора , а четвертый и п тый выходы блока соединены соответственно с выходами четвертого и п того регистР Блок компараторов содержит и компараторов , первые входы которых соединены с информационными входами бл ка, вторые входы с управл емым входо блока, а выходы соответственно со 8x дами регистра запоминани  кода, выход которого соединен с выходом блока , а управл ющий вход - со входом синхронизации блока. На чертеже представлена схема уст ройства дл  измерени , и контрол  параметров аналого-цифровых преобразов телей, содержащего управл емый генератор 1 импульсов, источник 2 входно го сигнала, состо щий из управл емого источника 3 тока и диодного комму татора , провер емый аналого-цифровой преобразователь 5 регистрирующий блок б, управл емую линию задерж ки 7 первый преобразователь 8 код-н пр жение, второй преобразователь 9 код-напр жение, блок 10 компараторов состо щий из компараторов 11-13 и ре гистра 1 запоминани  кода, вычислительный блок 15, состо щий из дешифратора 16, счетчиков 17 и 18 импу.гТьсов , регистров узла 2k вычитани  кодов, сумматора 25 и узла 26 сравнени  кодов, коммутатор 27 кодов, образцовый аналого-цифровой преобразователь 28. Устройство работает следующим образом . Устройство позвол ет производить контроль уровней напр жений логических О и 1 выходного кода провер емого ана/юго-цифрового преобразовател  (АЦП) 5. Дл  контрол  напр жени  логического О на выходах АЦП 5 с дешифратора 16 вычислительного блока 15 на вход регистра 21 поступает код нулевой точки (Np) диапазона изменени  входного сигнала провер емого АЦП 5 (т.е. код входного сигнала, соответствующего выходному коду АЦП 5 вида 00,...,00). Одновременно с дешифратора 16 на регистр 23 поступает код команды дл  управл емого генератора 1. По данной команде формируетс режим работы управл емого генератора 1 (потенциальный режим) и осуществл етс  его запуск. Тактовые импульсы с управл емого генератора 1 поступают на счетчики 17 и 18 импульсов вычислительного блока 15 дл  синхронизации работы отдельных узлов устройства. Первый тактовый импульс с управл емого генератора 1, поступающий на счетчик 17, формирует с дешифратора 16 команду на коммутатор кодов 27, согласно которой через коммутатор кодов 27 на вход первого преобразовател  8 код-напр жение поступает код (Np) нулевой точки диапазона , записанный в регистре 21. На выходе преобразовател  8 устанавливаетс  соответствующее значение напр жени , которое поступает на управл емый источник 3 тока источника 2 входного сигнала. Под воздействием напр жени  с выхода преобразовател  8 управл емый источник 3 тока генерирует соответствующее значение тока, который через диодный коммутатор Ц поступает на нагрузку, которой  вл етс  входное сопротивление провер емого АЦП 5. Диодный коммутатор k управл етс  выходным сигналом управл емого генератора 1 импульсов, В потенциальном режиме работы управл емого генератора 1 выходной сигнал  вл етс  потенциалсми, обеспечивающим открытое состо ние диодного коммутато7 pa 4. Таким образом, на нагрузке точника 2 входного сигнала, которой  вл етс  входное сопротивление АЦП 5 формируетс  сигнал , соответствующий нулевой точке диапазона. Данное значение сигнала измер етс  образцовым АЦП 28 и получаемый кодовый эквивалент NP характеризуетс  погрешностью , вносимой преобразователем 8 и источником 2. Коды м с регистра 21 и rJ с образцового АЦП 28 вычитаютс  в узле 2Ц вычитани  кодов, а полученна  разность добавл етс  в сумматоре 25 к величине NQ , поступающей с регистра 21. Скорректированное значение кодаNO N(,-(Wo-No ) хранитс  б регистре 19 и с его выхода поступает на коммутатор кодов 27. Начина  со второго цикла работы устройства , по команде с дешифратора 16 коммутатор кодов 27 передает скорректированное значение кодовЫ -Коррекци  значени  входного сигнала провер емого АЦП 5 до значени , соответствующего выходному коду вида . 00,.. ..00, продолжаетс  аналогично на прот жении и циклов, количество которых априорно выбираетс  из услови  обеспечени  заданной точности установ ки. По истечении м циклов работы устройства , количество которых фиксирует с  счетчиком 17, с дешифратора 16 на регистр 23 поступает нова  команда на управл емый генератор 1, дополнительно разрешающа  выдачу синхроимпульса с управл емого генератора 1 на управл емую линию задержки 7. При этом величина задержки, заведомо превышающа  врем  переходных процессов АЦП 5 задаетс  соответственно числу, записанному в счетчике 18 вычислительного блока 15. Задержанный синхроимпульс с выхода управл емой линии задержки 7 запускает провер емый АЦП 5 который осуществл ет преобразование нулевого входного сигнала в соответст вующее значение кода. Выходной код АЦП 5 поступает на первые входы компараторов 11-13 блока 10 компараторов , на вторые входы которых nocTyna , ет опорное напр жение с выхода второго преобразовател  9 код-напр жение. соответствующее верхней ( по абсолютной величине) границе диапазона напр жений логического О. Значение верхней границы диапазона напр жени  логического нул  задаетс  кодом, поступающим с дешифратора 16 вычислительного блока 15 и хран щемс  в реис- гистре 22, выход которого подключен 10052978 ко входу преобразовател  9 код-напр жение . Максимальное количество компараторов 11-13 соответствует количеству разр дов выходного кода АЦП 5. Выходные разр ды АЦП 5° в которых напр жение логического нул  лежит в допустимых пределах (т.е. меньше опорного сигнала), при сравнении с ним дают на соответствующих выходах компараторов логический О, а разр ды, где напр жение О больше опорного сигнала (т.е. выходит за границы допустимого ), про вл ют себ  по влением логической 1 на выходах соответствующих компараторов. Выходы компараторов t1-13 подключены к регистру 1А запоминани  кода блока 10 компараторов , где фиксируетс  выходной код АЦП 5 по управл ющему сигналу . е генератора 1. С выхода регистра I выходной код АЦП 5 поступает на регистрирующий блок 6. Наличие логических 1 в разр дах данного кода говорит о неверной работе соответствующих разр дов провер емого АЦП 5. Аналогично производитс  контроль значений напр жени  логической 1 в выходных разр дах АЦП 5. При этом на входе провер емого АЦП 5 устанавливаетс  максимальное значение входного сигнала (т.е. такое, которое соответствует выходному коду АЦП 5 вида 11,..., 11 ), а в регистр 22 записываетс  код напр жени , соответствующего нижней (по абсолютной ве 3ичине границе диапазона напр жений логической 1. Выходной код АЦП 5 поступает на регистрирующее устройство 6. Наличие логических О в разр дах выходного кода говорит о неверной работе соответствующих разр дов провер емого АЦП 5. Так как с помощью регистра 22 и преобразовател  9 возможно задание различных опорных сигналов дл  компараторов 11-13 данное устройство позвол ет разбраковывать по уровню напр жений логических О и 1 различные по типу примен емой логики аналого-цифровые преобразователи. При исследовании статической погрешности преобразовани  АЦП 5 устройство работает следующим образом. С дешифратора 16 вычислительного блока 15 на вход регистра 21 поступает код (Мц) повер емой точки диапазона изменени  входного сигнала. 91 АЦП 5 (где к - номер точки). Дальнейший процесс формировани  входного сигнала Uj с заданной точностью аналогичен описанному выше режиму. Задержанный синхроимпульс с выхода управл емой линии задержки 7 запускает провер емой АЦП 5, который осуществл ет преобразование напр жени  Uj к-й повер емой точки диапазона в соответствующее значение, выходного кода (N) АЦП 5. Зафиксированный выходной код (NjJ) провер емого АЦП 5 поступает на регистрирующий блок 6 и на узел 2б сравнени  кодов вычислительного блока 15. Узел 2б сравнени  кодов срёвнивает .начальный кодовый эквивалент (NI) повер емой точки диапазона изменени  входного сигнала АЦП 5 поступающий с регистра 21, и полученный в результате преобразовани  выходной код N провер емого АЦП 5. При этом вычисл етс  абсолютное значение статической погрешности преобразовани  АЦП 5 Ak | N |, - кодовом представлении и происходит сравнение полученного значени  статической погрешности АЦП 5 с заданными из регистра 20 вычислительного блока 15 допустимыми значени ми статической погрешности. В результате вырабатываетс  сигнал Норма, свидетельствующий о том, что у провер емого АЦП 5 статическа  погреш ,..,,,.v, ... „-..Jность не превышает допустимых значений в допусковой области) и передаетс  на регистрирующий блок 6. В противном случае значение абсолютной статической погрешности дк и преобра |. зованное значение N повер емой точки индицируетс  на регистрирующем бло ке 6. Аналогично производитс  измере ние и контроль статической погрешнос ти преобразовани  АЦП 5 дл  любой точ ки диапазона изменени  входного . Устройство позвол ет также измер т и контролировать динамические характе ристики провер емого АЦП 5, а именно врем  преобразовани  и динамическую погрешность преобразовани , В режиме измерени  времени преобразовани  аналогично описанному (дл  режима измерени  статической погрешности ) производитс  измерение провер емым АЦП 5 фиксированного входного сигнала )UK|, соответствующего к-й точке диапазона изменени  входного сигнала. Цифровой эквивалент )W|( I из9710 мер емого сигнала } UK I фиксируетс  в блоке 10 компараторов и запоминаетс  в регистре 1 запоминани  кода. Далее с дешифратора 16 на регистр 23 вычислительного блока 15 поступает нова  команда на управл емый генератор 1 импульсов, котора  переводит генератор 1 в динамический режим работы ( на выходе генератора формируютс  импульсы напр жени  фиксированной длительности и амплитуды. Таким образом , управл ющий сигнал, поступаю-, щий с генератора 1 на диодный коммутатор Ц источника 2 входного сигнала,  вл етс  импульсом, временные характёристики которого определ ют врем  существовани  фиксированного входного сигнала I (JK I на входе провер емого АЦП 5. По этой же команде на управл емый генератор 1 импульсов осуществл етс  его запуск и импульс синхронизации со второго выхода генератора 1 поступает „через управл емую линию задержки 7 на второй вход провер емого АЦП 5 с задержкой, ,величина которой заведомо больше расчетного значени  времени переходных процессов провер емого АЦП 5 ( TqpjjppojjJ и задаетс  числом, записанным в счет-. чике 18 импульсов. Таким образом первое преобразованное значение провер емого АЦП 5, полученное в.динамическом режиме, фиксируетс  в блоке 10 компараторов относительно нижней границы диапазона напр жени  логической 1 задаваемой преобразователем 9 и запоминаетс  в регистре И. Это значение не будет отличатьс  от соответствующего значени  выход 1 Vr I кз cii/л w кода АЦП 5 в статическим режи Данное значение ) с регистра запоминани кодов поступает на узел 26 сравнени  кодов вычислительного блока 15. Узел 2б сравнени  кодов сравнивает начальный кодовый эквивалент (Njc) повер емой точки диапазона изменени  входного сигнала АЦП 5, поступающий на схему 26 с регистра 21, и полученный в результате преобразовани  выходной код провер емого АЦП 5 () . При этом вычисп етс  абсолютное значение погрешности преобразовани  АЦП 5 АК ((() в кодовом представлении и происходит сравнение полученного значени  погрешности преобразовани  АЦП 5 с заданными из регистра 20 допустимыми знамени ми , погрешности. Если погрешность преобразовани  провер емого АЦП 5 R данном цикле не превышает допустимых значений V в допусковой области), то вырабатываетс  сигнал Норма и по этому сигналу, поступагощему на счет чик 18, значение задержки уменьшаетс  на единицу. Уменьшенное на единицу значение задержки поступает на управл емую линию задержки 7 и регистрирующий блок 6, но не регистрируетс , так как на регистрирующий блок 6 так же поступает сигнал Норма с выхода узла 26 сравнени  кода и запрещает регистрацию текущего значени  задержки . о Описанный цикл измерени  входного пр моугольного импульса провер емым АЦП 5 повтор етс  Ш раз с той лишь разницей, что интервал времени от момента b-f поступлени  измер емого импульса (Uic) на первый вход провер емого АЦП 5 до момента Ь поступлени  на второй вход АЦП 5 синхроимпульса с выхода управл емой линии задержки 7 посто нно в каждом цикле уменьшаетс  на одну единицу дискретности задани  задержки. Дл  гм-го цикла измере ни  сигнал (j подаетс  в течении времени пЛ () t . Очевидно , если при т-ом измерении величина задержки, задаваема  управл емой линией задер) 7 станет меньше времени переходных процессов Тперпрац Р° вер емого АЦП 5 то на входе АЦП 5 в момент прихода запускающего импульса с управл емой линии задержки 7 не успевает установитьс  полное значение входного сигнала 0. ив резуль тате преобразовани  на выходе АЦП 5 по вл етс  код , отличный от N, который фиксируетс  в регистре 1 за поминани  кода блока 10 компараторов . В данном hi-oM цикле сравнение выходного кода АЦП 5 с начальным кодовым эквивалентом (,Nt(,) повер емой точки диапазона в узле 2б сравнени  кодов, а также вычислен-, ного значени  погрешности с границами допусковой области погрешности пр образовани  покажет, что погрешность преобразовани  превышает допустимые значени . На выходе узла 26 сравнени  кодов не будет сформирован сигнал Норма, что запрещает дальнейшее уменьшение значени  задержки в счетчике 18 импульсов и разрешает регистрацию зафиксированного значени  задержкой с выхода счетчика 18 в регистрирующем блоке 6. Данное зна чение задержки соответствует иско;мому значению времени переходных процессов во входных цеп х провер емого АЦП 5,  вл ющемус  одной из составл ющих собственно времени преобразовани  Т„р Т„еу Тфор„ В режиме определени  времени формировани  выходного кода Т «|ц вдв провер емого АЦП 5 аналогично описанному (дл  режима измерени  времени переходных процессов) задаетс  динамический режим работы устройства. Управл емый генератор 1 импульсов по команде с регистра .23 вычислительного блока 15 переведен в динамический режим. На выходе источника 2 входного сигнала АЦП 5 формируетс  сигнал (и),  вл ющийс  пр моугольным импульсом, нормированным по амплитуде (и циклов коррекции в статическом режиме) и по длительности, который определ етс  временными характеристиками управл ющего импульса с первого выхода генератора 1 на вход диодного коммутатора А. Производитс  запуск генератора 1 по команде с регистра 23. Импульс синхронизации со второго,выхода генератора 1 поступает через управл емую линию задерх ки 7 на второй вход провер емого АЦП 5 с задержкой относительно заднего фронта измер емого импульса (Ок) , величина которой заведомо больше расчетного значени  времени формировани  выходного кода провер емого АЦП 5 и задаетс  числом, записанным в счетчике 18 импульсов. Кроме того, длительность входного измер емого импульса (UK) на первом входе провер емого АЦП 5, задаваема  с управл емого генератора 1, больше расчетного значени  собственно времени преобразовани  провер емого АЦП 5. Таким образом, первое преобразованное значение Мц провер емого АЦП 5 полученное в динамическом режиме, фиксируетс  в блоке 10 компаратора и запоминаетс  в регистре 1 запоминани  кода по управл ющему сигналу ( пр моугольный импульс) с первого выхода генератора 1. Это значение не отличаетс  от соответствующего выходного кода АЦП 5 в статическом режиме. Данное значение кода (N ) с выхода регистра 1k поступает на узел 26 сравнени  кодов вычислительного блока 15 Узел 2б сравнени  кодов сравнивает начальный кодовый эквивалент (NK) Кй точки диапазона изменени  входного сигнала АЦП 5 с регистра 21 и полученное значение кода N . При этом, если погрешность преобразовани  АЦП 5 в данном цикле не превыша ет допустимых значений, то вырабаты ваетс  сигнал Норма, и по этому сигналу, поступающему на счетчик 18 импульсов, записанное в счетчике зна чение задержки уменьшаете  на одну единицу. Уменьшенное на единицу зна чение задержки поступает на управл  емую линию задержки 7 и регистрирую щий блок 6, но не регистрируетс , так как на регистрирующий блок 6 поступает также сигнал Норма, запрещающий регистрацию теку1чего значени  задержки. Описанный цикл -измерени  входного пр моугольного импульса ( U ) провер емого АЦП 5 повтор етс  g рэз с той лишь разницей, что интервал времени от момента Ь поступлени  на второй вход АЦП 5 синхроимпульса с выхода управл емой линии задержки 7 до момента -Ьд, окончани  измер емого импульса Щ(. ) на первом входе провер емого АЦП 5 посто нно уменьшаетс в каждом цикле измерени  на одну еди ницу дискретности задани  задержки. Дл  5-го цикла измерени  сигнал Уц на первом входе провер емого АЦП 5 закончитс  относительно поступающего на второй вход провер емого АЦП 5 с выхода управл емой линии задержки 7 синхроимпульса по истечении временного интервала ,--ta-ttz-(S-n. Очевидно, если при 5-ом цикле измерени  величина задержки, задаваема  управл емой линией задержки 7, о момента -t окончани  импульса входного сигнала (UK) относительно момента -fc поступлени  на второй вход АЦП 5 синхроимпульса станет меньше времени формировани  выходного кода провер емого АЦП, 5 ( выход ной код АЦП 5 (NK } , поступающий по следним на вход блока 10 компараторов в момент окончани  управл ющего импульса на входе синхронизации регистра запоминани  кода и  вл ющийс  последним запомненным в ре .гистре значением выходного кода АЦП 5 за врем  существовани  управл ющего импульса на входе синхронизации регистра Н, не будет совпадать с кодом . В данном 5-ом цикле сравнени  выходного кода АЦП 5 М,.) который зафиксирован в регистре 1 бпока 10 KOMnnpaTOpf B с началь ным кодовым эквивалентом (N ц) точки диапазона в узле 26 сравнени  кодов, а также вычисленного значени  погрешности с границами допусковой области погрешности преобразовани  покажет, что погрешность преобразовани  в данном S-ом цикле измерени  превышает допустимые значени . На выходе узла 2б не будет формирован сигнал Норма, что запрещает дaльнe 1шee уменьшение значени  задержки в счетчике 18 и разрешает регистрацию зафиксированного значени  задержки с выхода счетчика 18 в регистрирующем блоке 6. Данное значение задержки соответствует искомому значению времени формировани  выходного кода провер емого АЦП 5. Это втора  составл юща  собственно времени преобразовани  АЦП 5. I . Устройство позвол ет произвести измерение и контроль динамической погрешности преобразовани  ( в общем случае построение переходной характеристики провер емого АЦП 5. Данный режим реализуетс  аналогично режиму измерени  времени переходных процессов АЦП 5. Разница заключаетс  в том, что задаютс  разные значени  величины задержки {число в счетчике 18) синхроимпульса, поступающего со второго выхода генератора 1 через линию задерхжи 7 иа второй вход АЦП 5 относительно момента прихода - измер емого сигнала О , . В результате фиксируем выходной код АЦП 5C.N ) и абсолютное значение, динамической погрешности преобразовани  АЦП 5 дл  текущего значени  задержки и получаем переходную характеристику АЦП 5. Это позвол ет производить оперативный анализ переходной характеристики по различным критери м . При колебательном характере переходной характеристики исключаетс  неоднозначность определени  времени преобразовани  провер емого АЦП 5. Все это определ ет повышение достоверности результатов исследовани . Таким образом, устройство позвол ет измер ть и контролировать значени  напр жений логического О и 1 на выходах провер емого АЦП, а также разбраковывать АЦП по этому критерию, позвол ет также измер ть и контролировать динамические характег)йстики провер емых АЦП врем  преоПрлзов.чнм , динамическую погрешность и моетные динамические параметры ЛЦГ1 ( ир«мн переходных процессов, врем  формирова ни  выходного кода). Последние позв л ют вы вить степень вли ни  отдель , ных узлов исследуемых АЦП на их динамические характеристики. Возможность измерени  динамической погреш ности АЦП предполагает оперативное отображение кривой переходного процесса установлени  кода на выходе исследуемого АЦП С переходна характеристика АЦП) и анализ характерных точек данной кривой. В частности, при колебательном характере переход ной характеристики исключаетс  неоднозначность определени  времени преобразовани  АЦП, что в свою очередь повышает достоверность результатов исследовани . формула изобретени  , 1 . Устройство дл  измерени  и контрол  параметров аналого-цифровы преобразователей, содержащее источни входного сигнала, выход которого со единен с первыми входами провер емо и образцового аналого-цифровых преобразователей , управл емь|й гене-: ратор импульсов,управл емую линиию задержки и регистрирующий блок, отличающеес  тем, что, с целью расширени  функциональных возможностей и повышени  достоверности результатов исследовани , в него введены первый и второй преобразователи код-напр жение, коммутатор кодов, блок компараторов и вычислительный блок, причем выход пер вого преобразовател  код-напр жение соединен с первым входом источника входного сигнала, а вход соединен с выходом коммутатора кодов, первый второй и третий входы которого соединены соответственно с первым, вт рым и третьим выходами вычислительного блока, четвертый выход которого соединен со входом второго преоб разовател  код-напр жение, п тый входом управл емого генератора импульсов , шестой - с первым входом регистрирующего блока, седьмой со вторым входом последнего и первым входом управл емой линии задерж ки, при этом первый и второй входы соединены с первым выходом управл емого генератора импульсов, третий вход - с выходом образцового аналого-цифрового преобразовател , а чет вертый - с третьим входом регистри716 рующего блока и с выходом блока компараторов , информационные входы которого соответственно соединены с выходами провер емого аналого-цифрового преобразовател , управл ющий вход соединен с выходом второго преобразовател  код-напр жение, а вход синхронизации соединен со вторым выходом управл емого генератора импульсов и со вторым входом источника входного сигнала, а третий выход со вторым входом управл емой линии заде|эжки, выход которой соединен со вторым входом провер емого аналогоцифрового преобразовател . 2,.Устройство по п. 1, о т л и чающеес  тем, что вычислительный блок содержит первый и второй счетчики импульсов, дешифратор , узел вычитани  кодов, сумматор , узел сравнени  кодов и первый, второй, третий, четвертый и п тый регистры, причем выходы дешифратора подключены соответственно к первым входам первого, второго, третьего, четвертого, п того регистров и третьему выходу блока, второй выход его соединен с выходом первого регистра , второй вход которого соединен с выходом сумматора, первый вход которого соединен с выходом узла вычитани  кода, первый вход которого соединен с третьим входом блока, а второй вход соединен с выходом второго регистра, вторым входом сумматора , первым выходом блока и с первым выходом узла сравнени  кодов, второй вход которого соединен с четвертым входом блока, а третий и четвертый входы с выходами третьего регистра, а выход соединен с шестым выходом блока с первым входом первого счетчика , второй вход которого соединен со вторым входом блока, а выход соединен с седьмым выходом блока, первый вход которого через второй счетчик соединен со входом дешифратора, а четвертый и п тый выходы блока соединены соответственно с выходами четвертого и п того регистров. 3. Устройство по п. 1, о т л и чающеес  тем, что блок компараторов содержит л компараторов, первые входы которых соединены с информационными входами блока, вторые входы с управл емым входом блока, а выходы соответственно со входами регистра запоминани  кода, выход которого соединен с выходом блока, а управл ющийA device for testing analog-to-digital converters is known, which contains an input source, the output of which is connected to the first inputs of the model and checked analog-digital converters and is connected via a frequency multiplier to the first input of the valve, the second input of which is connected to the output of the counter, and the second input is connected with the first output of the switch, the second output of which is connected to the first input of the OR element, and the input through the button is connected to the input bus of the device, the second input of the OR element is connected to the output the valve and the input of the first frequency divider, the output of which is connected to the counter input, the output of the OR element is connected to the second inputs of the sample and tested analog-digital converters, and the output of the second frequency divider is connected to the inputs of the recording device, the output of the OR element is connected to the first input through the delay line a reversible counter, the second input of which is connected to the output of the analog-digital converter under test, the output of the model analog-digital converter is connected to the first input of the device Comparison of codes, the second input of which is connected to the output of the reversible counter, and the first, second and third outputs are connected respectively to the input of the pulse generator and to the third and fourth inputs of the reversible counter, the fifth input of which is connected to the output of the pulse generator and the input of the second frequency divider From 1.  However, this device does not provide sufficient accuracy for measuring the parameters of analog-to-digital devices and has limited functionality.  A device for measuring the characteristics of analog-to-digital converters is known, which contains an input source whose output is connected to the first inputs of an exemplary and tested analog-to-digital converters, and the output of an exemplary analog-to-digital converter is connected to the first input of the code comparison unit, the second input of which is connected to the output of the reversible counter, and the first, second and third outputs are connected respectively to the input of the pulse generator and to the first and second inputs of the reversing estimator, the third input of which is connected by the output of the pulse generator and the input of the frequency divider, the output of the OR element is connected via a delay line to the fourth input of the reversible counter, the fifth input of which is connected to the output of the analog-digital converter under test, the first input of the valve is connected to the output three) —hera, the first input which is connected to the first output of the switch, the second output of which is connected to the first input of the OR element, and the input through the button is connected to the input bus of the device, the second input of the OR element is connected to the output the valve, the output of the OR element is connected to the second inputs of the tested and exemplary analog-digital converters, the output of the frequency divider is connected to the inputs of the registering unit, the sync controller is connected to the control input of the valve with its output, and the input to the fourth output of the code comparison unit and to the first input of the setpoint adjuster of the maximum error, the second input of which is connected to the output of the generator, and the outputs of the setpoint adjuster of the maximum error, exemplary and verifiable analog-to-digital converters are connected to the inputs of the memory element, the output of the valve is connected to the input of the counter of the number of measurements, the output of which is connected to the input of the counter of the number of measurements, the output of which is connected to the control input of the frequency divider and the second input of the trigger tzj.  However, this device has limited functionality, since it allows to determine only the values of the static error of the conversion of the tested ADCs.  The aim of the invention is to enhance the functionality and increase the reliability of research results.  This goal is achieved in that the device for measuring and monitoring the parameters of analog-digital converters, contains an input signal source, the output of which is connected to the first inputs of the tested and exemplary analog-digital converters, a controlled pulse generator, a controlled delay line and a recording unit The first and second code-voltage converters, a code switch, a comparators block and a computing block are introduced, with the output of the first code-voltage converter connected to the first the input source, and the input is connected to the output of the code switch, the first, second and third inputs of which are connected respectively to the first, second and third outputs of the computing unit, the fourth output of which is connected to the input of the second code-voltage converter, the fifth to the input controlled pulse generator, the sixth - with the first input of the registering unit, the seventh - with the second input of the last and the first input of the corrected delay line, while the first and second inputs are connected to the first output of the controlled pulse generator, the third input - with the output of an exemplary analog-digital converter, and the fourth with the third input of the recording unit and with the output of the unit. the comparators, whose information inputs are respectively connected to the outputs of the analog-digital converter under test, the control input is connected to the output of the second code-voltage converter, and the synchronization input is connected to the second output of the controlled pulse generator and the second input of the input signal, and the third the output is connected to the second input of the controlled delay line, the output of which is connected to the second input of the analog-digital converter being tested.  In addition, the computing unit contains the first and second pulse counters, the decoder, the code reading unit, the adder, the code comparison unit and the first, second, third, fourth and fifth registers, with the decoder outputs connected to the first inputs of the first, second, third, respectively the fourth and fifth registers to the third output of the block, the second output of which is connected to the output of the first register, the second input of which is connected to the output of the adder, the first input of which is connected to the output of the code reading section, the first exit of which dinene with the third input of the block, and the second input is connected to the output of the second register, the second input of the adder, the first output of the block and the first output of the code comparison node, the second input of which is connected to the fourth input of the block, and the third and fourth inputs to the outputs of the third register, and the output is connected to the sixth output of the block and to the first input of the first counter, the second input of which is connected to the second input of the block, and the output is connected to the seventh output of the block, the first input of which through the second counter is connected to the input of the decoder, and the fourth and n The block outputs are connected respectively to the outputs of the fourth and fifth registers. The comparators block contains comparators, the first inputs of which are connected to the information inputs of the block, the second inputs to the controllable input of the block, and the outputs respectively to 8x dyes of the code memory register, which is connected to the output of the block, and the control input with the synchronization input of the block.  The drawing shows a diagram of a device for measuring and monitoring parameters of an analog-to-digital converter containing a controlled pulse generator 1, an input signal source 2 consisting of a controlled current source 3 and a diode switch, a verifiable analog-to-digital converter 5 registering unit b, controlled delay line 7 first transducer 8 code-n, second transducer 9 code-voltage, comparators block 10 consisting of comparators 11-13 and register 1 for storing code, computing unit 15, consisting of a decoder 16, counters 17 and 18 of the imp. gts, the registers of node 2k code subtraction, adder 25 and code comparison node 26, switch code 27, exemplary analog-to-digital converter 28.  The device works as follows.  The device allows control of the voltage levels of the logic O and 1 output code of the scanned ana / south digital converter (ADC) 5.  To control the voltage of the logic O at the outputs of the A / D converter 5, the decoder 16 of the computing unit 15 receives the zero point code (Np) of the input signal range of the tested A / D converter 5 (t. e.  the code of the input signal corresponding to the output code of the ADC 5, type 00 ,. . . , 00).  Simultaneously from the decoder 16 to the register 23 receives the command code for the controlled generator 1.  This command generates the operating mode of the controlled oscillator 1 (potential mode) and starts it.  Clock pulses from the controlled oscillator 1 are fed to counters 17 and 18 pulses of the computing unit 15 for synchronizing the operation of individual units of the device.  The first clock pulse from the controlled oscillator 1, fed to the counter 17, generates from the decoder 16 a command to the code switch 27, according to which through the code switch 27 to the input of the first converter 8, the zero-point code written in register 21.  At the output of the converter 8, an appropriate voltage value is set, which is supplied to the controlled source 3 of the current of the source 2 of the input signal.  Under the influence of the voltage from the output of the converter 8, the controlled current source 3 generates a corresponding current value, which through the diode switch C is fed to the load, which is the input resistance of the tested ADC 5.  The diode switch k is controlled by the output signal of the controlled pulse generator 1. In the potential operating mode of the controlled oscillator 1, the output signal is the potential providing the open state of the diode switch 4 pa.  Thus, on the load of the input source 2, which is the input impedance of the ADC 5, a signal is generated that corresponds to the zero point of the range.  This signal value is measured by an exemplary A / D converter 28, and the resulting code equivalent NP is characterized by the error introduced by the converter 8 and the source 2.  The codes from register 21 and rJ from the reference ADC 28 are subtracted at node 2C of code subtraction, and the difference obtained is added in the adder 25 to the value NQ from register 21.  The corrected value of the code NO N (, - (Wo-No) is stored in the b register 19 and from its output goes to the switch code 27.  Starting from the second cycle of the device operation, on command from the decoder 16, the code switch 27 transmits the corrected code value - Correction of the input signal value of the tested ADC 5 to the value corresponding to the output code of the type.  00 ,. .  . . 00, proceeds similarly over cycles, the number of which is a priori chosen from the conditions for ensuring a given installation accuracy.  After m operation cycles of the device, the number of which fixes with counter 17, from the decoder 16 to the register 23 a new command is sent to the controlled oscillator 1, additionally allowing the issuance of a clock from the controlled oscillator 1 to the controlled delay line 7.  At the same time, the delay value, which is certainly greater than the transient time of the A / D converter 5, is set according to the number recorded in the counter 18 of the computing unit 15.  The delayed clock pulse from the output of the controlled delay line 7 triggers the tested ADC 5 which converts the zero input signal to the corresponding code value.  The output code of the ADC 5 is fed to the first inputs of the comparators 11-13 of the block 10 of the comparators, to the second inputs of which is nocTyna, em is the reference voltage from the output of the second converter 9 code-voltage.  corresponding to the upper (in absolute value) boundary of the voltage range of logical O.  The value of the upper limit of the logical zero voltage range is determined by the code received from the decoder 16 of the computing unit 15 and stored in the resistor 22, the output of which is connected to the input of the code-converter 9, 9.  The maximum number of comparators 11-13 corresponds to the number of bits of the output code of the ADC 5.  Output bits ADC 5 ° in which the voltage of a logical zero lies within acceptable limits (t. e.  less than the reference signal), when compared with it, they give on the corresponding outputs of the comparators logical O, and the bits where the voltage O is greater than the reference signal (t. e.  goes beyond the boundaries of the allowable), manifest themselves by the appearance of logical 1 at the outputs of the corresponding comparators.  The outputs of the comparators t1-13 are connected to the register 1A of storing the code of the block of 10 comparators, where the output code of the A / D converter 5 is fixed according to the control signal.  e generator 1.  From the output of the register I, the output code of the ADC 5 enters the recording unit 6.  The presence of logical 1 in the bits of this code indicates an incorrect operation of the corresponding bits of the ADC being tested 5.  Similarly, the control of the voltage values of logic 1 in the output bits of the A / D converter 5 is performed.  At the same time, the maximum value of the input signal is set at the input of the tested ADC 5 (t. e.  this, which corresponds to the output code of the ADC 5 of the form 11 ,. . . , 11), and in the register 22 the voltage code corresponding to the lower one is written (in absolute terms, the boundary of the voltage range of logical 1.  The output code of the ADC 5 is fed to the recording device 6.  The presence of logical O in the bits of the output code indicates the incorrect operation of the corresponding bits of the ADC under test 5.  Since with the help of register 22 and converter 9, it is possible to set different reference signals for comparators 11–13, this device allows examining analogous-digital converters by type of logic O and 1 according to the type of logic applied.  When studying the static error of conversion of the ADC 5, the device operates as follows.  From the decoder 16 of the computational unit 15, the input code of the register 21 receives the code (Mc) of the point being checked, the range of the input signal change.  91 ADC 5 (where k is the point number).  The further process of forming the input signal Uj with a given accuracy is similar to that described above.  The delayed sync pulse from the output of the controlled delay line 7 starts the tested ADC 5, which converts the voltage Uj of the k-th adjustable point of the range into the corresponding value of the output code (N) of the ADC 5.  The recorded output code (NjJ) of the tested ADC 5 is fed to the recording unit 6 and to the node 2b of the code comparison of the computing unit 15.  Node 2b compares the codes. the initial code equivalent (NI) of the point being checked is the range of variation of the input signal of the ADC 5 coming from register 21, and the output code N obtained as a result of the conversion is the ADC under test 5.  The absolute value of the static error of the ADC conversion 5 Ak | N |, is a code representation, and the obtained static error of the A / D converter 5 is compared with the permissible static error values specified from the register 20 of the computing unit 15.  As a result, a Norma signal is generated, indicating that the ADC 5 being tested has a static error,. . ,,,. v,. . .  „-. . Jnost does not exceed the permissible values in the tolerance range) and is transmitted to the recording unit 6.  Otherwise, the value of the absolute static error dk and transform |.  The called N value of the point being checked is displayed on the recording unit 6.  Similarly, the measurement and control of the static error of the conversion of the A / D converter 5 is performed for any point of the input variation range.  The device also measures and monitors the dynamic characteristics of the tested ADC 5, namely the conversion time and dynamic conversion error. In the measurement mode of the conversion time, similarly to that described (for the static error measurement mode), the measurement is checked by verifiable ADC 5 fixed input signal) UK | corresponding to the k-th point of the range of change of the input signal.  The digital equivalent) W | (I of 9710 measured signal} UK I is fixed in block 10 comparators and stored in register 1 of code storage.  Next, a new command is received from the decoder 16 to the register 23 of the computing unit 15 to the controlled pulse generator 1, which transfers the generator 1 to the dynamic mode of operation (voltage generator pulses of a fixed duration and amplitude are generated at the generator output.  Thus, the control signal from the oscillator 1 to the diode switch Z of the input signal source 2 is a pulse whose temporal characteristics determine the lifetime of the fixed input signal I (JK I at the input of the tested ADC 5.  By the same command, the controlled pulse generator 1 performs its start and the synchronization pulse from the second output of generator 1 passes through a controlled delay line 7 to the second input of the tested ADC 5 with a delay, the value of which is certainly greater than the calculated transient time value verifiable ADC 5 (TqpjjppojjJ and is given by the number written in the account-.  18 pulses.  Thus, the first transformed value of the tested ADC 5 obtained in. dynamic mode, is fixed in block 10 of the comparators relative to the lower limit of the voltage range of logic 1 specified by converter 9 and is stored in register I.  This value will not differ from the corresponding output value 1 Vr I cs cii / l w ADC code 5 in static mode This value) from the code memory register goes to node 26 comparing the codes of the computing unit 15.  Node 2b of code comparison compares the initial code equivalent (Njc) of the turned point of the range of the input signal of the A / D converter 5 coming to the circuit 26 from the register 21 and the output code of the A / D 5 being checked as a result of the conversion ().  In this case, the absolute value of the conversion error of the ADC 5 AC ((() in the code representation) is calculated, and the obtained error value of the conversion of the ADC 5 is compared with the allowable values specified from the register 20, the error.  If the conversion error of the tested ADC 5 R in this cycle does not exceed the allowable values of V in the tolerance region, then the Norma signal is generated and the signal received by the counter 18, the delay value is reduced by one.  The delay value reduced by one is fed to the controlled delay line 7 and the recording unit 6, but it is not registered, because the recording unit 6 also receives the Normal signal from the output of the code comparison node 26 and prohibits the registration of the current delay value.  o The described measurement cycle of the input rectangular pulse by the tested A / D converter 5 is repeated 3 times with the only difference that the time interval from the moment bf of the measured pulse (Uic) to the first input of the tested A / D converter 5 until the time L reaches the second input of the A / D converter 5 the sync pulse from the output of the controlled delay line 7 continuously in each cycle decreases by one unit of the discreteness of the delay setting.  For the um-th cycle, the signal is not measured (j is applied over the course of time PL () t.  Obviously, if at the m-th measurement, the delay value specified by the controlled line zader) 7 becomes less than the transient time Tperpraz P ° of the trusted ADC 5, then the input of the ADC 5 at the moment of arrival of the trigger pulse from the controlled delay line 7 does not have time to complete input value is 0.  and as a result of the conversion, at the output of the A / D converter 5, a code other than N appears, which is recorded in register 1 for memorizing the code of block 10 of the comparators.  In this hi-oM cycle, a comparison of the output code of the ADC 5 with the initial code equivalent (, Nt (,) of the adjustable point of the range at node 2b of the code comparison, as well as the calculated error value with the limits of the tolerance region of the error of formation, will show that the error conversion exceeds acceptable values.  At the output of the code comparison node 26, the Norma signal will not be generated, which prohibits a further decrease in the delay value in the pulse counter 18 and allows the registration of the recorded value by the delay from the output of the counter 18 in the recording unit 6.  This delay value corresponds to the required transient process time in the input circuits of the tested ADC 5, which is one of the components of the actual conversion time T p p T ect Tfor “In the mode of forming the output code T” t | The tested A / D converter 5, in the same way as described (for the transient time measurement mode), sets the dynamic operation mode of the device.  Controlled pulse generator 1 on command from the register. 23 computing unit 15 is transferred to the dynamic mode.  The output of the input signal source 2 of the ADC 5 generates a signal (s), which is a square pulse normalized in amplitude (and correction cycles in a static mode) and in duration, which is determined by the temporal characteristics of the control pulse from the first output of the generator 1 to the input diode switch A.  Generator 1 is started by a command from register 23.  The synchronization pulse from the second generator 1 output goes through the controlled line of the top 7 to the second input of the tested ADC 5 with a delay relative to the trailing edge of the measured pulse (OK), the value of which is certainly greater than the calculated value of the formation time of the output code of the tested ADC 5 and is given by the number recorded in the counter 18 pulses.  In addition, the duration of the input measured pulse (UK) at the first input of the tested ADC 5, set from the controlled generator 1, is greater than the calculated value of the actual conversion time of the tested ADC 5.  Thus, the first transformed value Mz of the tested ADC 5 obtained dynamically is recorded in the comparator unit 10 and stored in the register 1 for storing the code by the control signal (square pulse) from the first output of the generator 1.  This value does not differ from the corresponding output code of the ADC 5 in static mode.  This code value (N) from the register 1k output goes to the code comparison node 26 of the computational unit 15 The code comparison node 2b compares the initial code equivalent (NK) of the point K of the input signal change range of the ADC 5 with register 21 and the resulting code value N.  In this case, if the conversion error of the ADC 5 in this cycle does not exceed the permissible values, then the Normal signal is generated, and by this signal arriving at the pulse counter 18, the delay recorded in the counter decreases by one unit.  The delay value reduced by one is fed to the controllable delay line 7 and the recording unit 6, but is not recorded, because the recording unit 6 also receives the signal Norma, which prohibits the registration of the current delay value.  The described cycle of measuring the input square impulse (U) of the tested ADC 5 repeats g raz with the only difference that the time interval from the moment L of the sync pulse from the output of the controlled delay line 7 to the second input to the second input of the ADC 5 measured pulse Sh (.  ) at the first input of the tested A / D converter 5 is constantly reduced in each measurement cycle by one unit of the discreteness of the delay setting.  For the 5th measurement cycle, the signal Uc at the first input of the tested A / D converter 5 will be terminated relative to the A / D converter being tested at the second input 5 from the output of the controlled delay line 7 of the sync pulse after the time interval has expired - ta-ttz- (S-n.  Obviously, at the 5th measurement cycle, the amount of delay specified by the controlled delay line 7, about the moment -t of the input signal pulse (UK) relative to the time -fc arriving at the second input of the ADC 5 sync pulse will be less than the time needed to form the output code of the tested ADC , 5 (the output code of the ADC 5 (NK}, which arrives last at the input of the 10 comparators block at the time of the termination of the control pulse at the synchronization input of the code memory register and is the last stored in re. The value of the output code of the ADC 5 during the existence of the control pulse at the synchronization input of the H register will not coincide with the code.  In this 5th cycle, comparing the output code of the ADC 5 M ,. ) which is fixed in register 1 of the 10 KOMnnpaTOpf B register with the initial code equivalent (N c) of the range point in the code comparison node 26, as well as the calculated error value with the limits of the tolerance of the conversion error region, which shows that the conversion error in this S th measurement cycle exceeds permissible values.  At the output of node 2b, the Norma signal will not be generated, which prohibits a further 1eve reduction of the delay value in the counter 18 and permits registration of the recorded delay value from the output of the counter 18 in the recording unit 6.  This delay value corresponds to the desired time value of the formation of the output code of the tested ADC 5.  This is the second component of the actual conversion time of the ADC 5.  I.  The device allows measurement and control of the dynamic error of the conversion (in general, the construction of the transient response of the tested ADC 5.  This mode is implemented similarly to the transient time measurement mode of the A / D converter 5.  The difference lies in the fact that different values of the delay (the number in the counter 18) of the sync pulse coming from the second output of the generator 1 through the back end line 7 and the second input of the ADC 5 are set relative to the moment of arrival - the measured signal O,.  As a result, we fix the output code of the ADC 5C. N) and the absolute value, the dynamic error of the conversion of the ADC 5 for the current value of the delay and we obtain the transient response of the ADC 5.  This allows an on-line analysis of the transient response by various criteria.  With the oscillatory nature of the transient response, the ambiguity of determining the conversion time of the tested A / D converter is eliminated.  All this determines the increased reliability of the research results.  Thus, the device allows to measure and control the voltage values of logic O and 1 at the outputs of the tested ADC, as well as to examine the ADC according to this criterion, and it also allows to measure and monitor the dynamic characteristics of the tested ADCs, preconversion time. pwm, dynamic error and swept dynamic parameters LTSG1 (ir “mn transients, time of formation of the output code).  The latter allow us to reveal the degree of influence of individual nodes of the studied ADCs on their dynamic characteristics.  The possibility of measuring the dynamic error of the ADC implies the prompt display of the transient curve of setting the code at the output of the ADC under study (transient characteristic of the ADC) and the analysis of the characteristic points of this curve.  In particular, with the oscillatory character of the transient characteristic, the ambiguity of determining the time of an ADC conversion is excluded, which in turn increases the reliability of the research results.  claim 1.  A device for measuring and monitoring parameters of analog-digital converters, containing input sources, the output of which is connected to the first inputs of a testable and exemplary analog-digital converters, controlled by a generator of pulses, controlled by a delay line and recording unit, characterized in that, in order to expand the functionality and increase the reliability of the research results, the first and second code-voltage converters, a code switch, a comparators block and A linear unit, the code converter voltage output is connected to the first input source input, and the input is connected to the output of a code switch, the first second and third inputs of which are connected respectively to the first, second and third outputs of the computing unit, the fourth output of which connected to the input of the second code-voltage generator, the fifth input of the controlled pulse generator, the sixth - with the first input of the recording unit, the seventh with the second input of the last and the first input of a controlled The first and second inputs are connected to the first output of the controlled pulse generator, the third input to the output of an exemplary analog-to-digital converter, and the fourth to the third input of the registering unit 166 and the output of the comparator unit, the information inputs of which are respectively connected to the outputs of the tested analog-to-digital converter, the control input is connected to the output of the second code-voltage converter, and the synchronization input is connected to the second output of the controlled pulse generator and the second input of the input source, and the third output with the second input of the controlled line of the control, the output of which is connected to the second input of the analog-digital converter under test.  2 ,. The device according to claim.  1, so that the computing unit contains the first and second pulse counters, the decoder, the code reading unit, the adder, the code comparison unit and the first, second, third, fourth and fifth registers, and the outputs of the decoder are connected to the first the inputs of the first, second, third, fourth, pt registers and the third output of the block, its second output is connected to the output of the first register, the second input of which is connected to the output of the adder, the first input of which is connected to the output of the code reading section, the first input cat The first is connected to the third input of the block, and the second input is connected to the output of the second register, the second input of the adder, the first output of the block and the first output of the code comparison node, the second input of which is connected to the fourth input of the block, and the third and fourth inputs to the outputs of the third register, and the output is connected to the sixth output of the block with the first input of the first counter, the second input of which is connected to the second input of the block, and the output is connected to the seventh output of the block, the first input of which is through the second counter connected to the input of the decoder, and a quarter The fourth and fifth outputs of the block are connected respectively to the outputs of the fourth and fifth registers.  3  The device according to claim.  1, that is, the comparators block contains l comparators, the first inputs of which are connected to the information inputs of the block, the second inputs to the controllable input of the block, and the outputs respectively to the inputs of the memory register, the output of which is connected to the output of the block, and manager

17 ,1ff052971817, 1ff0529718

вход - со входом синхронизации бло-1. Авторское свидетельство СССР поthe input is with the synchronization input of block-1. USSR Author's Certificate for

ка.за вке fPai 36797, кл.Н 03К 13/02J 1976.KaPa FPai 36797, CL 03K 13 / 02J 1976.

Источники информации,2. Авторское свидетельство СССРSources of information, 2. USSR author's certificate

прин тые во внимание при экспертизеff 738139, кл. Н 03 К 13/02, 30.05.80.taken into account in the examinationff. 738139, cl. H 03 K 13/02, 05.30.80.

Claims (3)

формула изобретения ²⁰ .1 . Устройство для измерения и контроля параметров аналого-цифровых преобразователей, содержащее источник входного сигнала, выход которого соединен с первыми входами проверяемого и образцового аналого-цифровых преобразователей, управляемый генет ратор импульсов,управляемую линиию задержки и регистрирующий блок, ³⁰ отличающееся тем, что, с целью расширения функциональных возможностей и повышения достоверности результатов исследования, в него введены первый и второй преоб- 35 разователи код-напряжение, коммутатор кодов, блок компараторов и вычислительный блок, причем выход первого преобразователя код-напряжение соединен с первым входом источника 40 входного сигнала, а вход соединен с выходом коммутатора кодов, первый, второй и третий входы которого соединены соответственно с первым, вторым и третьим выходами вычислитель- 45 ного блока, четвертый выход которого соединен со входом второго преобразователя код-напряжение, пятый - со входом управляемого генератора импульсов, шестой - с первым входом регистрирующего блока, седьмой со вторым входом последнего и первым входом управляемой линии задержки, при этом первый и второй входы соединены с первым выходом управляемого генератора импульсов, третий вход - с выходом образцового аналого-цифрового преобразователя, а четвертый - с третьим входом регистри рующего блока и с выходом блока компараторов, информационные входы которого соответственно соединены с выходами проверяемого аналого-цифрового преобразователя, управляющий вход соединен с выходом второго преобразователя код-напряжение, а вход’ синхронизации соединен со вторым выходом управляемого генератора импульсов и со вторым входом источника входного сигнала, а третий выход со вторым входом управляемой линии задержки, выход которой соединен со вторым входом проверяемого аналогоцифрового преобразователя.claims ²⁰ .1. A device for measuring and monitoring the parameters of analog-to-digital converters, containing an input signal source, the output of which is connected to the first inputs of the tested and exemplary analog-to-digital converters, a controlled pulse generator, a controlled delay line and a recording unit ^30, characterized in that, for the purpose of expanding the functionality and increasing the reliability of the research results, the first and second code-voltage converters, code switch, block of comparators and a computing unit, wherein the output of the first code-voltage converter is connected to the first input of the input signal source 40, and the input is connected to the output of the code switch, the first, second and third inputs of which are connected respectively to the first, second and third outputs of the computing unit 45, the fourth the output of which is connected to the input of the second code-voltage converter, the fifth - with the input of a controlled pulse generator, the sixth - with the first input of the recording unit, the seventh with the second input of the last and the first control input a delay line, the first and second inputs connected to the first output of the controlled pulse generator, the third input to the output of an exemplary analog-to-digital converter, and the fourth to the third input of the recording unit and the output of the comparator unit, the information inputs of which are respectively connected to the outputs of the tested analog-to-digital converter, the control input is connected to the output of the second code-voltage converter, and the synchronization input 'is connected to the second output of the controlled generator pulse and a second input of the input source, and the third output to a second input of controllable delay lines, the output of which is connected to a second input scanned analog-converter. 2..Устройство по п. ^отличающееся тем, что вычислительный блок содержит первый и второй счетчики импульсов, дешифратор, узел вычитания кодов, сумматор, узел сравнения кодов и первый, второй, третий, четвертый и пятый регистры, причем выходы дешифратора подключены соответственно к первым входам первого, второго, третьего, четвертого, пятого регистров и третьему выходу блока, второй выход его соединен с выходом первого регистра, второй вход которого соединен с выходом сумматора, первый вход которого соединен с выходом узла вычитания кода, первый вход которого соединен с третьим входом блока, а второй вход соединен с выходом второго регистра, вторым входом сумматора, первым выходом блока и с первым выходом узла сравнения кодов, второй вход которого соединен с четвертым входом блока, а третий и четвертый входы с выходами третьего регистра, а выход соединен с шестым выходом блока с первым входом первого счетчика, второй вход которого соединен со вторым входом блока, а выход соединен с седьмым выходом блока, первый вход которого через второй счетчик соединен со входом дешифратора, а четвертый и пятый выходы блока соединены соответственно с выходами четвертого и пятого регистров.2. The device according to claim ^, characterized in that the computing unit comprises first and second pulse counters, a decoder, a code subtracting unit, an adder, a code comparison unit, and first, second, third, fourth and fifth registers, the decoder outputs being connected respectively to the first inputs of the first, second, third, fourth, fifth registers and the third output of the block, its second output is connected to the output of the first register, the second input of which is connected to the output of the adder, the first input of which is connected to the output of the code subtraction unit, the first the second input of which is connected to the third input of the block, and the second input is connected to the output of the second register, the second input of the adder, the first output of the block and the first output of the code comparison unit, the second input of which is connected to the fourth input of the block, and the third and fourth inputs with outputs of the third register, and the output is connected to the sixth output of the block with the first input of the first counter, the second input of which is connected to the second input of the block, and the output is connected to the seventh output of the block, the first input of which is connected through the second counter to the decoder input, and the fourth and fifth outputs of the block are connected respectively with the outputs of the fourth and fifth registers. 3. Устройство по п. 1, о т л и чающееся тем, что блок компараторов содержит л компараторов, первые входы которых соединены с информационными входами блока, вторые входы с управляемым входом блока, а выходы соответственно со входами регистра запоминания кода, выход которого соединен с выходом блока, а управляющий3. The device according to claim 1, wherein the block of comparators contains l comparators, the first inputs of which are connected to the information inputs of the block, the second inputs with a controlled input of the block, and the outputs, respectively, with the inputs of the code memory register, the output of which is connected with the output of the unit, and the manager 17 , 1005297 18 вход ~ со входом синхронизации блока.17, 1005297 18 input ~ with block synchronization input.