SU1003149A1 - Device for checking information recorded into on-line storage - Google Patents

Description

(5) УСТРОЙСТВО дл  КОНТРОЛЯ ИНФОРМАЦИИ, ЗАПИСЫВАЕМОЙ В ОПЕРАТИВНУЮ ПАМЯТЬ(5) DEVICE FOR CONTROL OF INFORMATION RECORDED IN OPERATIONAL MEMORY

1one

Изобретение относитс  к запоминающим устройствам и может быть исПюльзовано в устройствах отладки программ дл  отображени  содержимого пам ти.The invention relates to memory devices and may be used in program debugging devices to display the contents of the memory.

Известно устройство дл  контрол  информации, записываемой в оперативную пам ть, содержащее регистры , схему сравнени , блок управлени  и буферную пам ть l .A device is known for controlling information recorded in an on-line memory containing registers, a comparison circuit, a control unit and a buffer memory l.

Недостатком этого устройства  вл етс  наличие буферной пам ти.A disadvantage of this device is the availability of a buffer memory.

Из известных устройств наиболее близким техническим решением к предлагаемому  вл етс  устройство дл  контрол  информации, записываемой в оперативную пам ть, содержащее шины адреса и данных, блок ручной установки адреса, схему совпадени , регистр временного хранени  данных, элементы схемы синхронизации, и блок индикации, на который выводитс  содержимое  чейки пам ти, адрес которой содержитс  в блоке ручной установки . адреса ИOf the known devices, the closest technical solution to the present invention is a device for monitoring information recorded in an on-line memory containing address and data buses, a manual address setting block, a matching circuit, a temporary data storage register, elements of a synchronization circuit, and a display unit, which displays the contents of the memory location whose address is contained in the manual installation block. addresses and

Недостатком этого устройства  вл етс  невозможность контролировать и выводить на индикацию содержимое нескольких ччеек пам ти с различными адресами, что сужает область его применени ,The disadvantage of this device is the inability to control and display on the display the contents of several memory cells with different addresses, which limits its scope,

Цель изобретени  - расширение области применени  устройства за счет обеспечени  контрол  информации, записанной по нескольким адресам.The purpose of the invention is to expand the field of application of the device by providing control information recorded at several addresses.

Поставленна  цель достигаетс  тем что в устройство дл  контрол  информации , записываемой в оперативную пам ть, содержащее блокввода адресов буферный регистр, вход которого  вл етс  информационным входом устройства , элемент И, первый вход которого  вл етс  тактовым входом устройства, и блок индикации, одни из входов которого соединены с одними из выходов блока ввода адресов, введены схема сравнени , первый коммутатор и сумматор по модулю два, один из входов которого  вл етс  адресным входом устройства, другие входы подключены к одним из выходов блока ввода адресов, а выходы - к одним из входов схемы сравнени , другие входы которой соединены с другими выходами блока ввода адресов, а один из выходов под-ключен к второму входу элемента И, выход которого соединен с первым входом первого коммутатсра , второй и т-ретий входы которого подключены соответственно к другому выходу схемы сравнени  и к выходу буферного регистра, а выход соединен с другим вхо-дом блока индикации . Блок ввода адресов содержит регистр начального адреса, регистр ко личества адресов, датчик адресов, ключ и второй коммутатор, входы кот рого соединены со.ответсгвенно с выходом датч.ика адресов и .с выходом ключа, а, выходы - соответственно с входами регистра мача ьного адреса и с входами регист.р.а кр змуества адресов , выходы регистра начального адреса и регистр.а колич.ества адресов  вл ютс  выходами блока. На фиг. 1 представлена фун.к.ц.иональна  схема предлагаемого устройства; на Ф.ИГ. 2 - функциональна  сх ма предпочтительного варианта выпол нени  блок,а ввода адресов. Устройство содержит (.фиг.1) блок 1 ввода адресов, предназначенный дл  ручной установки адреса, сумматор 2 по модулю два,схему 3 сравнени , элемент И 4, буферный регистр 5 пе вый коммутатор 6 и блок 7 индикации На фиг. 1 показаны шина 8 данных, а ресна  шина 9, тактовый вход 10 уст ройства, процессор 11 и контролируе ма  оперативна  пам ть (ОЗУ) 12. Блок ввода адресов содержит(фиг. датчик 13 адресов, выполненный в ви де наборного пол , ключ 1, второй коммутатор 15, регистр 16 начальног адреса и регистр 17 количества адре сов. Блок 7 индикации состоит из одинаковых частей, количество которых определ етс  максимальным размером отображаемого массива. Кажда  часть представл ет собой регистр хранени  данных, записываемых в одну из  чее массива, св занный поразр дно с уси лител ми блока 7 индикации, к выходам которых подключены светодиоды. 1+94 Размер массива и разр дность слова, записываемого в  чейку ОЗУ 12, опре дел ют необходимое число элементов в коммутаторе 6 и блоке 7 индикации;. Предлагаемое устройство работает следующим образом. На наборном поле датчика 13 (фиг.2) устанавливаетс  начальный адрес массива  чеек ОЗУ 12, предназначенного дл  отображени  на блоке 7 индикации. Значение начального адреса через коммутатор 15 записываетс  в регистр 16, а также поступает в блок 7 дл  отображени . Ключ 1 из положени  Начальный адрес устанавливаетс  в положение Размер массива, при этом выход датчика 13, на котором набираетс  размер массива отображени , коммутатором 15 подключаетс  к входу регистра 17 дл  записи размера отображаемого массива. Каждый байт, передавэрммй по тине И (г.м.г|1иг. 1), от процессора 11 к ОЗУ 12,- записываетс  в регистр 5, а на сумматор 2 поступает текущий адрес  чейки ОЗУ 12 в которую производитс  запись. Сумматор 2 определ ет разность между.начальным и текущим адресом и если она меньше нул , то с выхода сумматора 2 результат вычитани  (U)) параллельным кодом, без знакового разр да, поступает на вход схемы 3 сравнени , где сравниваетс  с величиной (Л), отображаемого массива. Если результат сравнени  д-/60| 0, то на выходе схемы 3 сравнени  по вл етс  сигнал, открывающий элемент И и разрешающий прохождение тактовой частоты с входа 10 на вход, коммутатора 6, а результат вычитани  (Л/ ()С второго выхода схема 3 сравнени  поступает на второй вход коммутатора 6. дл  формировани  адреса при переписи информации в блок 7 индмкг ции . При по влении сигнала тактовой частоты на входе коммутатора 6 информаци , хран ща с  на регистре 5, переписываетс  в блок 7 по адресу, сформированному коммутатором 6. Врем  сравнени  адресов на зависит от величины отображаемого массива. Влок 7 позвол ет наблюдать начальный адрес массива  чеек ОЗУ 12, предназначенного дл  отображени , и инфррма -.. цию, записанную в  чейки ОЗУ 12 по начальному и следующим за ним по пор дку адресам массива. Таким образом, устройство позвол ет одновременноThe goal is achieved by the fact that the device for monitoring information recorded in the RAM contains the input register of the buffer register, the input of which is the information input of the device, the AND element, the first input of which is the clock input of the device, and the display unit, one of the inputs which are connected to one of the outputs of the address input block, a comparison circuit is introduced, the first switch and the modulo two, one of the inputs of which is the address input of the device, the other inputs are connected to one from the outputs of the address input block, and the outputs to one of the inputs of the comparison circuit, the other inputs of which are connected to other outputs of the address input block, and one of the outputs is connected to the second input of the AND element whose output is connected to the first input of the first switchboard, the second and t-retiy inputs of which are connected respectively to another output of the comparison circuit and to the output of the buffer register, and the output is connected to another input of the display unit. The block of input of addresses contains the register of the initial address, the register of the number of addresses, the address sensor, the key and the second switch, the inputs of which are connected respectively with the output of the address address sensor and the output of the key, and the outputs respectively with the inputs of the register the addresses and with the register entries of the address addresses, the outputs of the starting address register and the register of the addresses count are the outputs of the block. FIG. Figure 1 shows the functional scheme of the proposed device; on F.I. 2 - the functional scheme of the preferred variant of the execution of the block, and the input of addresses. The device contains (.fig.1) an address input unit 1 for manually setting the address, an adder 2 modulo 2, a comparison circuit 3, an AND 4 element, a buffer register 5 a first switch 6 and a display unit 7. FIG. 1 shows a data bus 8, and a bus 9, a clock input 10 of the device, a processor 11 and monitored random access memory (RAM) 12. The address input block contains (FIG. Address sensor 13, made in the form of a dialer, key 1 The second switch 15, the start address register 16 and the number of address register 17. The display unit 7 consists of equal parts, the number of which is determined by the maximum size of the displayed array. Each part is a register of data stored in one of the arrays wounded bottom with wuxi The indicators of the display unit 7, to the outputs of which the LEDs are connected. 1 + 94 The size of the array and the word width recorded in RAM 12 determine the required number of elements in the switch 6 and the display unit 7. The proposed device works as follows. The pickup field of the sensor 13 (Fig. 2) sets the starting address of the array of cells of the RAM 12 to be displayed on the display unit 7. The value of the starting address through the switch 15 is written to the register 16, and also goes to the block 7 to display. Key 1 from the position The starting address is set to the position of the array size, and the output of the sensor 13, on which the size of the display array is dialed, is connected by the switch 15 to the input of the register 17 to record the size of the displayed array. Each byte that is transmitted over a slice of AND (g.r | 1ig. 1), from processor 11 to RAM 12, is written to register 5, and adder 2 receives the current address of the RAM cell 12 in which recording is made. Adder 2 determines the difference between the initial and current address and if it is less than zero, then from the output of adder 2 the result of subtraction (U)) is a parallel code, without a sign bit, is fed to the input of the comparison circuit 3, where it is compared with the value (L) , the displayed array. If the result of the comparison is d / 60 | 0, then at the output of the comparison circuit 3, a signal appears that opens the AND element and permits the passage of the clock frequency from input 10 to the input of switch 6, and the result of the subtraction (L / () From the second output, comparison circuit 3 arrives at the second input of switch 6 to generate an address when information is copied into indmcgation unit 7. When a clock signal appears at the input of switch 6, the information stored on register 5 is rewritten into unit 7 at the address generated by the switch 6. The comparison time of addresses does not depend on the value displayed on array. Block 7 allows you to observe the starting address of the array of RAM 12, which is intended to be displayed, and the infrastructure - .. tion, written in the cells of RAM 12 on the initial and following in order of the array addresses. Thus, the device allows

отображать в блоке 7 индикации и, тем самым контролировать информацию, записываемую а массив  чеек ОЗУ 12 с адресами, следующими друг за другом , за счет чего расшир етс  об- 5 ласть применени  устройства.display in the display unit 7 and thereby control the information recorded in the array of RAM 12 with the addresses following each other, thereby expanding the area of application of the device.

Технико-экономическое преимущество предлагаемого устройства заключаетс  в более широкой области его применени  по сравнению с прототипом, ЮThe feasibility of the proposed device lies in the wider scope of its application compared with the prototype,

Claims (2)

1. Устройство дл  контрол  информации , записываемой в оперативную пам ть, содержащее блек в«сда адресов буферный регистр, вход которого  вл етс  информационным входом устройства , элемент И, первый вход которого  вл етс  тактовым входом устройства, и блок индикации, одни из входов которого соединены с одними из выходов блока ввода адресов, о т л и ч аю щ е е с.  тем, что, с целью расширени  области применени  устройства за счет обеспечени  контрол  информации , записанной по нескольким адресам , в него введены схема сравнени , первый коммутатор и сумматор по модулю два, один из входов которого  вл етс  адресным входом устройства другие входы подключены к одним из выходов блока ввода адресов, а выходы к одним из входов схемы сравнени , другие входы которой соединены с другими выходами блока ввода адресов, а один из выходов подключен к второму входу элемента И, выход которого соединен с первым входом первого ком мутатора, второй и третий входы которого подключены соответственно к другому выходу схемы сравнени  и к выходу буферного регистра, а выход соединен с другим входом блока индикации .1. A device for monitoring information stored in a RAM that contains a black buffer after its addresses, the input of which is the information input of the device, the AND element, the first input of which is the clock input of the device, and the display unit, one of the inputs connected to one of the outputs of the input address block, of which there is. so that, in order to expand the field of application of the device by providing control information recorded at several addresses, a comparison circuit is introduced into it, the first switchboard and the modulo two adder, one of the inputs of which is the address input of the device, the other inputs are connected to one of the outputs of the address input block, and outputs to one of the inputs of the comparison circuit, the other inputs of which are connected to other outputs of the address input block, and one of the outputs is connected to the second input of the AND element whose output is connected to the first input The house of the first switch, the second and third inputs of which are connected respectively to another output of the comparison circuit and to the output of the buffer register, and the output is connected to another input of the display unit. 2. Устройство по п.1J о т л и ч аю щ е е с   тем, что блок ввода адресов содержит регистр начального адреса , регистр количестве адресов, датчик адресов, ключи коммутатор, вход которого соединены с©ответственно с выходом датчика адресов и с выходом ключа , а выходы - соответственно с входами регистра начального адреса и с входами регистра количества, адресов, выходь регистра начального адреса и регистра количества адресов  вл ютс  выходами блока.2. The device according to claim 1, that the address input block contains the starting address register, the number of addresses register, the address sensor, and the switch keys whose input is connected to © responsibly with the output of the address sensor and the output of the key, and the outputs, respectively, with the inputs of the register of the starting address and with the inputs of the register of the number, addresses, the output of the register of the starting address and the register of the number of addresses are the outputs of the block. Источники информации, прин тые во внимание при экспертизеSources of information taken into account in the examination 1.Авторское свидетельство СССР № 584338, кл. G 11 С 29/00, 1977.1. USSR Author's Certificate No. 584338, cl. G 11 C 29/00, 1977. 2.Патент Японии № 5«-+233В кл. 37(7) СО, опублик. 1979 (прототип ) .2. Japanese patent number 5 "- + 233V cells. 37 (7) CO, publ. 1979 (prototype). //// 77 //// 0fff.0fff. fjfj // Фе/е.1Fe / e.1 лгlg /7/ 7