SE520316C2 - The system is for comparator offset calibration for analogue-digital converter and involves components which for each comparator in comparator complex make available common reference signal to both comparator in-terminals - Google Patents

Abstract

The system is for comparator offset calibration for an analogue/digital converter and involves components (CCU,SW1-SW7) which for each comparator in a comparator complex make available a common reference signal to both comparator in-terminals. The components constrain each comparator in the complex to the same predetermined logical output state. The components can also adjust the comparator trigger points for each comparator in the complex until the logical output state is inverted. They adjust each comparator trigger point with a monotonously varying signal. At the same time, they can adjust all comparators in the complex with a common ramp signal. The system also has a calibrating digital/analogue converter (DAC1-DAC7) for conversion of a digital ramp signal for each comparator in the complex to an analogue signal for trigger point adjustment. Registers (REG1-REG7) store for each comparator an offset calibrating coefficient (CAL1-CAL7) which represent the digital ramp signal value which inverts the logical output stage.

Description

25 30 520 516 :trgj alls"- vara väsentligen mindre än komparatorns offset, dämpas nu effekten av komparatorns offset av förförstärkarens förstärkning [1]. Då en förförstärka- re läggs till ökar emellertid komparatorns svarstid med förförstärkarens pro- pageringsfördröjning. Denna ökning av svarstiden leder till en avsevärd minskning av den uppnåbara samplingsraten. 25 30 520 516: trgj alls "- to be substantially less than the offset of the comparator, the effect of the offset of the comparator is now attenuated by the gain of the preamplifier [1]. However, when a preamplifier is added, the comparator response time increases leads to a significant reduction in the achievable sampling rate.

Det har visats att redundans kan användas för digital korrigering av be- slutsnivåer hos A/D-subomvandlare i pipeline A/D-omvandlare. Ett vanligt tillvägagångssätt är att låta signalområdet hos varje pipelinesteg överlappa det föregående steget med 1-b (d.v.s. en faktor två). Då behöver A/ D- subomvandlarna bara ha en noggrannhet motsvarande stegupplösningen [2].It has been shown that redundancy can be used for digital correction of decision levels of A / D subconverters in pipeline A / D converters. A common approach is to allow the signal range of each pipeline step to overlap the previous step by 1-b (i.e., a factor of two). Then the A / D subconverters only need to have an accuracy corresponding to the step resolution [2].

Med det tillkommande kravet på extremt kort propageringsfördröjning i ex- empelvis pipeline A/D-omvandlare med hög hastighet är dock till och med en 4 eller 5 bitars flash A/D-omvandlare mycket svår att implementera. Till- verkningen kan således komma att ge mycket liten avkastning.However, with the added requirement of extremely short propagation delay in, for example, high speed pipeline A / D converters, even a 4 or 5 bit fl ash A / D converter is very difficult to implement. The production may thus give a very small return.

Inverkan av komparatoroffset kan minskas genom att ändra referens- nivåerna eller genom att lägga till en “motoffset” till referensspänningen.The effect of the comparator offset can be reduced by changing the reference levels or by adding a “counter offset” to the reference voltage.

Nedan beskrivs två lösningar enligt teknikens ståndpunkt. Båda tillväga- gångssätten ändrar den referensspänning som verkligen läggs på kompara- torn.Two solutions according to the prior art are described below. Both approaches change the reference voltage that is actually applied to the comparator.

“Referenstapmetoden” beskriven i [3] antar att den slumpmässiga offsetvari- ationen är större än 1 LSB av spänningsreferensstegen. Genom att pröva några av de angränsande spänningsreferenstapparna, kan den tapp som ger minsta offset hittas. Emedan denna metod är enkel konceptuellt sett, har den nackdelen att offset endast kan kalibreras till inom +/-1 LSB av refe- rensstegen. Detta kan vara tillräckligt för en självständig (”stand-alone”) flash A/D-omvandlare men när flash A/D-omvandlaren används som en A/D-subomvandlare, t.ex. i en pipeline A/D-omvandlare, är det önskvärt med en mer noggrann kompensering för komparatoroffset, eftersom en kom- paratornoggrannhet som är högre än nödvändigt leder till förbättrad över- gripande prestanda i många praktiska implementeringar. 10 15 20 25 520 316 ijflffi Metoden med “motoffsetspånning” beskriven i [4, 5] lägger med avsikt på en sekundär offsetspänning, Va, för att jämna ut komparatorkretsens innebo- ende offset. En återkopplingsslinga innefattande en upp- / nedräknare och ett omkopplat kondensatornätverk används för att söka efter och lägga på den lämpliga sekundära offsetspänningen. Nackdelen med denna metod är att den sekundära offsetspänningen (eller trimspänningen), Va, vilken eliminerar komparatoroffset, lagras på en kondensator. Således måste trimspänningen uppdateras med jämna mellanrum. Mellan sådana uppdateringshändelser är den lagrade spänningen känslig för språng (“glitches”), vilka kan ändra den lagrade spänningen. Metoden är även känslig för språng vid kalibrering, ef- tersom omkopplingstransienter kan orsaka att en felaktig trimspänning lag- ras och används under en hel uppdateringscykel.The “reference loss method” described in [3] assumes that the random offset variation is greater than 1 LSB of the voltage reference steps. By testing some of the adjacent voltage reference pins, the pin that provides the least offset can be found. Because this method is conceptually simple, it has the disadvantage that offset can only be calibrated to within +/- 1 LSB of the reference steps. This may be sufficient for a stand-alone fl ash A / D converter but when the fl ash A / D converter is used as an A / D sub-converter, e.g. in a pipeline A / D converter, a more accurate compensation for comparator offset is desirable, since a comparator accuracy that is higher than necessary leads to improved overall performance in many practical implementations. 10 15 20 25 520 316 ijflf fi The “offset offset voltage” method described in [4, 5] intentionally applies a secondary offset voltage, Va, to smooth out the inherent offset of the comparator circuit. A feedback loop comprising an up / down counter and a switched capacitor network is used to search for and apply the appropriate secondary offset voltage. The disadvantage of this method is that the secondary offset voltage (or trim voltage), Va, which eliminates the comparator offset, is stored on a capacitor. Thus, the trim voltage must be updated at regular intervals. Between such update events, the stored voltage is sensitive to glitches, which can change the stored voltage. The method is also sensitive to jumps during calibration, as switching transients can cause an incorrect trim voltage to be stored and used during an entire update cycle.

SUMMERING Ett syfte med uppfinningen är att förbättra komparatornoggrannheten i A/ D- omvandlare utan nackdelarna hos lösningar enligt teknikens ståndpunkt och särskilt utan ett betydande hastighetsstraff.SUMMARY One object of the invention is to improve the comparator accuracy in A / D converters without the disadvantages of prior art solutions and in particular without a significant speed penalty.

Detta syfte uppnås i enlighet med bifogade patentkrav.This object is achieved in accordance with the appended claims.

I korthet kalibrerar uppfinningen komparatorns inre triggpunkter (där kom- paratorutsignalen kopplas om från O till 1) för att kompensera för kompara- toroffset. Eftersom komparatorerna justeras internt, införs ingen extra pro- pageringsfördröjning. Detta innebär att en mycket hög samplingsrat kan uppnås med mycket enkla komparatorer. Å andra sidan är det möjligt att erhålla en mycket hög komparatornoggrannhet genom att använda tillräck- ligt små kalibreringssteg. 10 15 20 25 30 520 316 .ta .i KORTFATTAD FIGURBESKRIVNING Uppfinningen, samt ytterligare syften och fördelar därmed, förstås bäst genom hänvisning till efterföljande beskrivning tagen i anslutning till bifogade figurer, där: Fig. 1 är ett blockdiagram över en typisk pipeline A/ D-omvandlare; Fig. 2 är ett blockdiagram över ett typiskt steg hos A/D-omvandlaren i fig. 1; Fig. 3 är ett blockdiagram över en komparatoruppsättning i ett pipelline A/ D-omvandlarsteg; Fig. 4 är ett blockdiagram över ett A/D-omvandlarsteg innefattande en exemplifierande utföringsform av ett kalibreringssystem i enlighet med upp- finningen; Fig. 5 är ett diagram som illustrerar en rampsignal, vilken används för kalibrering av komparatorer i enlighet med uppfinningen; Fig. 6 är ett diagram som illustrerar beteendet hos en av komparatorer- nas kalibreringssignal när rampsignalen ökar; Fig. 7 är ett diagram som illustrerar beteendet hos utsignalen frän en av komparatorerna när rampsignalen ökar; Fig. 8 är ett diagram som illustrerar beteendet hos en andra kompara- tors kalibreringssignal när rampsignalen ökar; Fig. 9 är ett diagram som illustrerar beteendet hos utsignalen från den andra komparatorn när rampsignalen ökar; Fig. 10 är ett flödesdiagram som illustrerar en exemplifierande utfö- ringsform av offsetkalibreringsmetoden i enlighet med uppfinningen; Fig. ll är ett diagram som illustrerar den förbättrade differentiella icke- linjäritet (DNL) som erhålls med uppfinningen; Fig. 12 är ett uppmätt effektspektrum för en A/D-subomvandlare utan kalibrering; och Fig. 13 är ett uppmätt effektspektrum för en A/D-subomvandlare kalib- rerad i enlighet med uppfinningen. 10 15 20 25 30 . » - - ~ v m w ca t» .A ow DETALJERAD BESKRIVNING I följande beskrivning används samma hänvisningsbeteckningar för samma eller liknande element.In short, the setup calibrates the comparator's internal trigger points (where the comparator output is switched from 0 to 1) to compensate for the comparator offset. Since the comparators are adjusted internally, no extra propagation delay is introduced. This means that a very high sampling rate can be achieved with very simple comparators. On the other hand, it is possible to obtain a very high comparator accuracy by using sufficiently small calibration steps. BRIEF DESCRIPTION OF THE DRAWINGS The invention, and further objects and advantages thereof, are best understood by reference to the following description taken in conjunction with the accompanying drawings, in which: Fig. 1 is a block diagram of a typical pipeline A / D-converter; Fig. 2 is a block diagram of a typical step of the A / D converter in fi g. 1; Fig. 3 is a block diagram of a comparator set in a pipelline A / D converter stage; Fig. 4 is a block diagram of an A / D converter step including an exemplary embodiment of a calibration system in accordance with the invention; Fig. 5 is a diagram illustrating a ramp signal used for calibrating comparators in accordance with the invention; Fig. 6 is a diagram illustrating the behavior of one of the calibration signal of the comparators as the ramp signal increases; Fig. 7 is a diagram illustrating the behavior of the output signal from one of the comparators as the ramp signal increases; Fig. 8 is a diagram illustrating the behavior of a second comparator calibration signal as the ramp signal increases; Fig. 9 is a diagram illustrating the behavior of the output of the second comparator as the ramp signal increases; Fig. 10 is a fate diagram illustrating an exemplary embodiment of the offset calibration method in accordance with the invention; Fig. 11 is a graph illustrating the improved differential nonlinearity (DNL) obtained by the invention; Fig. 12 is a measured power spectrum of an A / D subconverter without calibration; and Fig. 13 is a measured power spectrum of an A / D sub-converter calibrated in accordance with the invention. 10 15 20 25 30. »- - ~ v m w ca t» .A ow DETAILED DESCRIPTION In the following description, the same reference numerals are used for the same or similar elements.

Beskrivningen nedan beskriver uppfinningen med hänvisning till en pipeline A/D-omvandlare. Det inses emellertid att uppfinningen inte begränsas till pipeline A/D-omvandlararkitekturen. Den är lika tillämpbar på vilken arki- tektur som helst där flash A / D-omvandlare används som byggstenar. Exem- pel på sådana arkitekturer är flerbitars A-Z, “sub-ranging”, ”folding” samt givetvis självständiga flash A / D-omvandlare.The description below describes the invention with reference to a pipeline A / D converter. It will be appreciated, however, that the invention is not limited to the pipeline A / D converter architecture. It is equally applicable to any architecture where fl ash A / D converters are used as building blocks. Examples of such architectures are fl bit bits A-Z, “sub-ranging”, “folding” and of course independent fl ash A / D converters.

Fig. 1 är ett blockdiagram över en typisk pipeline A/D-omvandlare. En N bi- tars analog till digital-omvandling utförs i två eller fler steg, varvid varje steg extraherar { Ni, N2 N1<} informationsbitar representerade av de digitala or- den { di, d: dK}, där K är antalet pipelinesteg. Det första pipelinesteget ex- traherar de Ni mest signifikanta bitarna genom användning av en Ni-bitars A/D-subomvandlare 10. Det uppskattade värdet subtraheras sedan från den analoga insignalen Vin med hjälp av en D / A-subomvandlare 12 och en addera- re 14, varvid en residual som innehåller den nödvändiga informationen för att extrahera mindre signifikanta bitar återstår. Vanligtvis förstärks residualen av en förstärkare 16 med en förstärkning Gi för att skapa lämpligt signalområde för steg 2. Dessa moment upprepas för alla K steg, med undantag för det sista pipelinesteget, vilket inte behöver ge en analog utsignal och således inte har någon D / A-omvandlare, adderare eller förstärkare, utan endast A/ D- omvandlaren 10. De digitala orden {d1, dz dx} kombineras därefter så att det digitala utgående ordet dom bildas i en enhet 18 för tidsensning och digi- tal korrigering av A/ D-subomvandlardata.Fig. 1 is a block diagram of a typical pipeline A / D converter. An N bit analog to digital conversion is performed in two or more steps, each step extracting {Ni, N2 N1 <} bits of information represented by the digital words {di, d: dK}, where K is the number of pipeline steps. The first pipeline stage extracts the Ni most significant bits by using a Ni-bit A / D converter 10. The estimated value is then subtracted from the analog input signal Vin by means of a D / A sub-converter 12 and an adder. 14, leaving a residual containing the information necessary to extract less significant bits. Usually the residual is amplified by an amplifier 16 with a gain Gi to create a suitable signal range for step 2. These steps are repeated for all K steps, except for the last pipeline step, which does not need to give an analog output signal and thus has no D / A converter, adder or amplifier, but only the A / D converter 10. The digital words {d1, dz dx} are then combined so that the digital output word dom is formed in a unit 18 for time sense and digital correction of A / D -subomagnlardata.

För att förenkla beskrivningen som följer, antas ett A/D-omvandlarsteg ha 3 bitars upplösning. Detta antal är tillräckligt litet för att vara hanterbart men samtidigt tillräckligt stort för att illustrera de väsentliga särdragen i ett typfall.To simplify the description that follows, an A / D converter step is assumed to have 3 bit resolution. This number is small enough to be manageable but at the same time large enough to illustrate the essential features of a typical case.

Det inses emellertid att antalet bitar i allmänhet kan vara större. Detta gäller i 10 15 20 25 30 _ | .- t = . »l w; l e . o - > w v* *- . .i .- . . ~ . , .l v . .. » f f - - ' t . . .» , . i synnerhet för en enstegs flash A/D-omvandlare, vilken typiskt sett kan ha en upplösning på upp till 10 bitar.It will be appreciated, however, that the number of bits may generally be greater. This applies in 10 15 20 25 30 _ | .- t =. »L w; smile . o -> w v * * -. .i .-. . ~. , .l v. .. »f f - - 't. . . » ,. especially for a single-stage fl ash A / D converter, which can typically have a resolution of up to 10 bits.

Fig. 2 är ett blockdiagram över ett typiskt steg hos A/D-omvandlaren i fig. 1.Fig. 2 is a block diagram of a typical step of the A / D converter in fi g. 1.

A/D-subomvandlaren 10 innefattar ett antal komparatorer COMP1-COMP7.The A / D converter 10 comprises a number of comparators COMP1-COMP7.

En interminal hos varje komparator är ansluten till en motsvarande referens- spänning REFl-REFT Dessa referensspänningar kan genereras genom resis- tiv eller kapacitiv uppdelning av en global referensspänning i en referenssig- nalgenerator 20. Den andra interminalen hos varje komparator tar emot den analoga insignalen (samma signal till varje komparator). Komparatorernas ut- signaler TH1-TH7 bildar tillsammans det digitaliserade värdet i termometer- kod. Dessa signaler förs över en termometerkodbuss vidare till D / A- subomvandlaren 12, där de omvandlas till ett motsvarande analogt värde.An interminal of each comparator is connected to a corresponding reference voltage REF1-REFT These reference voltages can be generated by resistive or capacitive division of a global reference voltage in a reference signal generator 20. The other terminal of each comparator receives the analog input signal ( same signal to each comparator). The outputs TH1-TH7 of the comparators together form the digitized value in the thermometer code. These signals are passed over a thermometer code bus to the D / A subconverter 12, where they are converted to a corresponding analog value.

Detta värde subtraheras från det ursprungliga analoga värdet i adderaren 14 och residualsignalen förstärks med en förstärkning lika med 4 i förstärkar- elementet 16.This value is subtracted from the original analog value in the adder 14 and the residual signal is amplified by a gain equal to 4 in the amplifier element 16.

Fig. 3 är ett blockdiagram över en komparatoruppsättning i ett pipeline A/ D- omvandlarsteg. I en sådan omvandlare erfordras att bitnivåbesluten hålls kvar så att de inte ändras under den tid de används av den inre D/A-omvandlaren.Fig. 3 is a block diagram of a comparator set in a pipeline A / D converter stage. In such a converter, the bit level decisions are required to be maintained so that they do not change during the time they are used by the internal D / A converter.

Ett populärt tillvägagångssätt är att använda något slags regenerativa håll- element. De regenerativa hållelementen har komparatorernas fulla funktion och kan således användas som sådana, fastän deras offsetvärden OFFl-OFF? kan vara tämligen höga, ofta större än skillnaden mellan två angränsande spänningar bland referensspänningarna REF1...REF7. Dessa offset beror hu- vudsakligen av en kombination av bristande överensstämmelse mellan anord- ningar och parasitisk bristande överensstämmelse, vilket medför att de effek- tiva triggpunkterna hos hållelementen/komparatorerna förskjuts från sina idealvärden (som i allmänhet är O V). Fastän en enkel komparator kommer att exemplifieras av ett regenerativt hållelement i denna beskrivning, är uppfin- ningen dock tillämpbar på mer generella komparatorer. 10 15 20 25 30 520 316 visit? Fig. 4 är en exemplifierande utföringsform av en kalibreringsanordning i en- lighet med uppfinningen. Uppfinningen löser problemet som diskuterades ovan genom att kalibrera A/ D-subomvandlarens triggpunkter för att kompen- sera för komparatoroffset. Komparatorkretsarna modifieras så att deras omslag kring triggpunktema kan justeras med en styrspänning (eller ström) V_CAL1-V__CAL7. Ett exempel på en sådan komparator finns beskrivet i [6].A popular approach is to use some kind of regenerative holding element. The regenerative holding elements have the full function of the comparators and can thus be used as such, although their offset values OFF1-OFF? can be quite high, often greater than the difference between two adjacent voltages among the reference voltages REF1 ... REF7. These offsets are mainly due to a combination of device mismatch and parasitic mismatch, which causes the effective trigger points of the holding elements / comparators to shift from their ideal values (which are generally 0 V). Although a simple comparator will be exemplified by a regenerative holding element in this description, the invention is nevertheless applicable to more general comparators. 10 15 20 25 30 520 316 visit? Fig. 4 is an exemplary embodiment of a calibration device in accordance with the invention. The invention solves the problem discussed above by calibrating the trigger points of the A / D converter to compensate for the comparator offset. The comparator circuits are modified so that their turns around the trigger points can be adjusted with a control voltage (or current) V_CAL1-V__CAL7. An example of such a comparator is described in [6].

Styrspänningen läggs på via speciellt avsatta D / A-omvandlare DACl-DAC7.The control voltage is applied via specially set D / A converters DAC1-DAC7.

Varje kalibrerande D / A-omvandlare tar emot sin digitala insígnalkod från ett motsvarande register REGl-REG7, vilket lagrar ett offsetkalibreríngsvärde CAL1-CAL7. Den totala räckvidden hos de kalibrerande D/A-omvandlarna DACl-DAC7 väljs så att den är tillräckligt stor för att balansera ut all offset inom det förväntade offsetområdet. Den lägsta spänningen V_CALi, i=l...7, ska säkerställa att alla komparatorutsignaler är O (eller 1, beroende på hu- ruvida “positiv” eller “negativ” logik används), medan den högsta spänningen V__CALi ska säkerställa en 1 (eller 0) vid utgången. Upplösningen hos de ka- librerande D / A-omvandlarna DAC1-DAC7 väljs i enlighet med den maximala acceptabla komparatoroffsetresidualen.Each calibrating D / A converter receives its digital input code from a corresponding register REG1-REG7, which stores an offset calibration value CAL1-CAL7. The total range of the DAC1-DAC7 calibrating D / A converters is selected to be large enough to balance out all offsets within the expected offset range. The lowest voltage V_CALi, i = l ... 7, should ensure that all comparator outputs are 0 (or 1, depending on whether “positive” or “negative” logic is used), while the highest voltage V__CALi should ensure a 1 ( or 0) at the exit. The resolution of the DAC1-DAC7 calibrating D / A converters is selected according to the maximum acceptable comparator offset residual.

En kalibreringssekvens initieras och styrs av en kalibreringsstyrenhet CCU, gemensam för alla komparatorerna COMP1-COMP7 i uppsättningen. I illust- rationssyfte kan en kalibreringssekvens beskrivas som följer (i fig. 4 har någ- ra av komparatorstegen indikerats med punkter för att förbättra ñgurens läsbarhet): 1. Referensspänningen REFi, i=1..7, tillhörande varje komparator ansluts både till den positiva och den negativa ingången hos respektive komparator.A calibration sequence is initiated and controlled by a CCU calibration controller, common to all COMP1-COMP7 comparators in the set. For purposes of illustration, a calibration sequence can be described as follows (in fi g. 4, some of the comparator steps have been indicated by dots to improve the readability of the clock): 1. The reference voltage REFi, i = 1..7, belonging to each comparator is connected to both positive and the negative input of each comparator.

På grund av komparatorernas slumpmässiga offset OFF1-OFF7, blir de ut- gående bitarna THl-TH7 slumpmässigt O eller 1 beroende av tecknen på OFFl-OFF7. 2. Kalibreringsstyrenheten CCU skriver koden MIN (i allmänhet O) till en rampkodbuss. Alla registren REGl-REG? tvingas på samma gång lagra den- na nollvärda kod, varvid varje komparator tippar över så att alla har nollvärd 10 15 20 25 30 520 316 utsignal. Detta görs genom att lägga på en FORCE_WRITE-signal till en lo- gisk grind LOGi, som styr skrivning till det motsvarande registret REGi. 3. En ENABLE_WRITE-signal sätts till TRUE. Triggpunkten och således offsetkalibreringsvärdet CALi, i=1..7, bestäms samtidigt för alla komparato- rer genom rampning av busskoden från MIN till MAX såsom illustreras i Fig. 5-9. 4. Så länge som WRITEí= TRUE lagras varje ny busskod i det motsvaran- de registret REGí och följaktligen rampas även den kalibrerande D/ A- omvandlarens utgångsspänning V_CALi, såsom illustreras i Fig. 6 och 8 för V_CALl respektive V_CAL5. 5. Till sist kommer komparatorutsignalen THi från varje komparator att ändras från O till l. Motsvarande logiska grinden LOGi detekterar detta vär- de och sätter WRITEí = FALSE, vilket förhindrar att nya koder skrivs till re- gistret REGí. Det rådande rampkodbussvärdet CALi blir således det digitala offsetkalibreringsvärdet för komparator i. 6. Busskoden fortsätter att rampas upp till MAX (Fig. 5). Någonstans på denna ramp kommer varje enskild komparator att detektera och lagra det kodvärde som orsakade att komparatorn slog över från O till 1 såsom illu- streras i Fig. 7 och 9 (eftersom den fullskaliga räckvidden hos de kalibreran- de D / A-omvandlarna DACl-DAC7, som ovan noterats, är vald så att den är tillräckligt stor för att balansera ut all offset i det förväntade offsetområdet).Due to the random offset OFF1-OFF7 of the comparators, the output bits TH1-TH7 randomly become 0 or 1 depending on the signs of OFF1-OFF7. 2. The calibration controller CCU writes the code MIN (generally 0) to a ramp code bus. All registers REGl-REG? is forced to store this zero-value code at the same time, each comparator tipping over so that everyone has a zero-value output signal. This is done by applying a FORCE_WRITE signal to a logical gate LOGI, which controls writing to the corresponding register REGi. 3. An ENABLE_WRITE signal is set to TRUE. The trigger point and thus the offset calibration value CALi, i = 1..7, is determined simultaneously for all comparators by ramping the bus code from MIN to MAX as illustrated in Fig. 5-9. 4. As long as WRITEí = TRUE, each new bus code is stored in the corresponding register REGí and consequently the output voltage V_CALi of the calibrating D / A converter is also ramped, as illustrated in Figs. 6 and 8 for V_CAL1 and V_CAL5, respectively. 5. Finally, the comparator output signal THi from each comparator will change from 0 to 1. The corresponding logic gate LOGi detects this value and sets WRITEí = FALSE, which prevents new codes from being written to the REGí register. The prevailing ramp code bus value CALi thus becomes the digital offset calibration value for comparator i. 6. The bus code continues to be ramped up to MAX (Fig. 5). Somewhere on this ramp, each individual comparator will detect and store the code value that caused the comparator to switch from 0 to 1 as illustrated in Figs. 7 and 9 (since the full scale range of the calibrating D / A converters DAC1 -DAC7, as noted above, is selected to be large enough to balance all offset in the expected offset range).

Denna metod summeras i flödesschemat i Fig. 10. Steg S1 ansluter båda interminalerna hos var och en av komparatorerna COMPl-COMP7 i kompa- ratoruppsättningen till en gemensam referensspänning (vilken skiljer sig åt mellan komparatorerna) för att tvinga varje komparator till ett väldefinierat utgångstillstånd, exempelvis ett tillstånd motsvarande det logiska tillståndet O. Steg S2 sätter rampkoden till MIN och lagrar detta värde i vart och ett av komparatorregistren REG1-REG7. Steg S3 gör det möjligt att skriva till alla lO 15 20 25 30 S20 M sin registren REG1-REG7. Steg S4 ökar rampkoden med ett steg och skriver det nya värdet till alla skrivtillätna register. Steg S5 prövar huruvida tillståndet hos någon av utgångslinjerna THl-TH7 har ändrats (till logisk 1). Om så är fallet skrivskyddas motsvarande register i steg S6 och därefter gär metoden vidare till steg S7. Ifall ingen utsignal har ändrats, fortsätter metoden direkt till steget S7 från steget S5. Steget S7 prövar huruvida tillstånden hos alla komparatorutsignaler har ändrats. I så fall slutförs kalibreringen i steg S8.This method is summed in the fl circuit diagram in Fig. 10. Step S1 connects both terminals of each of the comparators COMP1-COMP7 in the comparator set to a common reference voltage (which differs between the comparators) to force each comparator to a well-fi output state, for example, a state corresponding to the logic state O. Step S2 sets the ramp code to MIN and stores this value in each of the comparator registers REG1-REG7. Step S3 makes it possible to write to all lO 15 20 25 30 S20 M their registers REG1-REG7. Step S4 increases the ramp code by one step and writes the new value to all read-only registers. Step S5 tests whether the state of any of the output lines TH1-TH7 has changed (to logic 1). If this is the case, the corresponding register is write-protected in step S6 and then the method proceeds to step S7. If no output signal has been changed, the method proceeds directly to step S7 from step S5. Step S7 tests whether the states of all comparator outputs have changed. In this case, the calibration is completed in step S8.

Annars går metoden tillbaka till steget S4 för att öka rampkoden och skriva det nya värdet till återstående skrivtillåtna register.Otherwise, the method returns to step S4 to increase the ramp code and write the new value to the remaining write permissible registers.

Som ovan noterats väljs den fullskaliga räckvidden hos de kalibrerande D / A- omvandlarna DACl-DAC7 så att den är tillräckligt stor för att balansera ut all offset inom det förväntade offsetområdet. Om den osannolika situation att det fortfarande återstår komparatorer som inte ändrat utgångstillstånd när den maximala rampkoden MAX nåtts skulle uppstå, används emellertid, i en något modifierad utföringsform, detta MAX-värde som kalibreringsvärde för dessa komparatorer. Även om det inte är optimalt, är detta värde bättre än ingen offsetkompensering alls. En liknande kommentar gäller den lägre gränsen. Ifall det inte är möjligt att tvinga en komparator till det logiska 0- tillståndet i steget S1, används rampkoden MIN som kalibreringskod och därefter förhindras skrivning till motsvarande register.As noted above, the full-scale range of the DAC1-DAC7 calibrating D / A converters is selected to be large enough to balance out all offsets within the expected offset range. However, if the unlikely situation that there are still comparators that did not change the initial state when the maximum ramp code MAX was reached would occur, in a slightly modified embodiment, this MAX value is used as the calibration value for these comparators. Although not optimal, this value is better than no offset compensation at all. A similar comment applies to the lower limit. If it is not possible to force a comparator to the logic 0 state in step S1, the ramp code MIN is used as the calibration code and then writing to the corresponding register is prevented.

Den beskrivna metoden använder en enkel utvärdering av triggpunkten. Ing- en komplex utvärdering eller återkopplingskrets behövs vid bestämning av kalibreringskoefficienterna. Det är möjligt - till och med föredraget - att ka- librera alla komparatorerna parallellt.The described method uses a simple evaluation of the trigger point. No complex evaluation or feedback circuit is needed when determining the calibration coefficients. It is possible - even preferred - to calibrate all the comparators in parallel.

Den föreslagna metoden är, som den hittills beskrivits, ett system för för- grundskalibrering. Detta innebär att det normala signalflödet genom A/ D- omvandlaren avbryts eller omdirigeras vid kalibrering. Kalibrering kan utfö- ras vid uppstart eller när det inte finns någon trafik i systemet. Prototypex- periment indikerar att en enda kalibrering vid uppstarten kan vara tillräcklig för att bibehålla full systemprestanda. Den tillkommande effektförlusten som 10 15 20 25 30 520 316 10 erfordras för kalibreringsimplementeringen kan bli mycket låg, eftersom det inte finns någon kontinuerlig operation som körs i bakgrunden och de kalib- rerande D / A-omvandlarna behöver endast skicka ut DC-styrspänningar med låg effekt till komparatorerna.The proposed method is, as described so far, a system for pre-calibration. This means that the normal signal output through the A / D converter is interrupted or redirected during calibration. Calibration can be performed at start-up or when there is no traffic in the system. Prototype experiments indicate that a single calibration at startup may be sufficient to maintain full system performance. The additional power loss required for the calibration implementation can be very low, as there is no continuous operation running in the background and the calibrating D / A converters only need to send out DC control voltages with low power to the comparators.

Fastän kalibreringsmetoden har beskrivits som en metod för förgrundskalib- rering, är det även möjligt att dela in den i mindre steg, vilka kan utföras i bakgrunden. Det är exempelvis möjligt att utföra rampfunktionen steg för steg med normal sampling mellan varje steg. Den samplade signalen kan interpoleras vid varje kalibreringssteg eller så kan en A/D-omvandlare med låg upplösning användas under dessa korta tidsperioder. Fastän en sådan metod skulle bli något mer komplex, är den fortfarande användbar i situa- tioner när kontinuerlig uppdatering av kalibreringsparametrar är av intresse, exempelvis i tillämpningar där temperatur eller andra miljörelaterade para- metrar varierar och således påverkar komparatoroffset.Although the calibration method has been described as a method for foreground calibration, it is also possible to divide it into smaller steps, which can be performed in the background. For example, it is possible to perform the ramp function step by step with normal sampling between each step. The sampled signal can be interpolated at each calibration step or a low resolution A / D converter can be used during these short periods of time. Although such a method would be somewhat more complex, it is still useful in situations where continuous updating of calibration parameters is of interest, for example in applications where temperature or other environmental parameters vary and thus affect the comparator offset.

Ovan beskrivna kalibreringsmetod utför kalibrering av alla komparatorer i ett A/D-omvandlarsteg parallellt. Det är emellertid också möjligt att utföra kalibrering av alla steg samtidigt genom att använda en gemensam kalibre- ringsstyrenhet och rampkodbuss. Å andra sidan är det även möjligt att ka- librera varje komparators triggpunkt för sig vid olika tidpunkter.The calibration method described above performs calibration of all comparators in an A / D converter step in parallel. However, it is also possible to perform calibration of all steps simultaneously by using a common calibration controller and ramp code bus. On the other hand, it is also possible to calibrate each comparator's trigger point separately at different times.

Justeringssignalen antogs vidare vara linjär (rampsignal). Det är dock även möjligt att använda ickelinjära men monotont varierande “ramp”-signaler, såsom partiella sinussignaler, polynom, etc. Signalens form saknar i själva verket betydelse så länge ett större signalvärde inte genereras före ett mindre värde genereras första gången (signalen antas gå från MIN till MAX).The adjustment signal was further assumed to be linear (ramp signal). However, it is also possible to use non-linear but monotonically varying "ramp" signals, such as partial sine signals, polynomials, etc. The shape of the signal is in fact irrelevant as long as a larger signal value is not generated before a smaller value is generated for the first time. from MIN to MAX).

Förbättringarna i prestanda som erhålls med uppfinningen kommer nu att illustreras med hänvisning till Fig. 11-13.The improvements in performance obtained with the invention will now be illustrated with reference to Figs. 11-13.

Figur 11 visar den differentiella ickelinjäriteten (DNL) hos de första 5-b A/D- subomvandlarna i en pipeline A/D-omvandlare före och efter kalibrering en- lO 15 20 25 30 520 316 ll ligt uppfinningen (komparatorerna antas vara enkla höghastighets- komparatorer i båda fallen). Den maximala DNL (+/- 0,5 LSB) som kan till- låtas för korrekt drift, även kallad konvergensgränsen, indikeras också med raka horisontella linjer. Det ses att DNL-felen överskrider konvergensgrän- sen mycket då ingen kalibrering görs. Med kalibrering minskas DNL till un- der +/ - 0,2 LSB, vilket ligger gott och väl inom konvergensgränsen.Figure 11 shows the differential non-linearity (DNL) of the first 5-b A / D subconverters in a pipeline A / D converter before and after calibration according to the invention (the comparators are assumed to be simple high speed comparators in both cases). The maximum DNL (+/- 0.5 LSB) that can be allowed for correct operation, also called the convergence limit, is also indicated by straight horizontal lines. It can be seen that the DNL errors greatly exceed the convergence limit as no calibration is performed. With calibration, DNL is reduced to below + / - 0.2 LSB, which is well within the convergence limit.

Fig. 12 är ett uppmätt effektspektrum för en sinussignal med en frekvens på 2 MHz samplad med en samplingsrat på 30 MHz av A / D-subomvandlar- uppställningen som användes för att ta fram Fig. 11 och utan kalibrering. Ef- tersom A/D-subomvandlarfelen överskrider konvergensgränsen på +/ - 0,5 LSB blir spektrumet allvarligt distorderat. Det störningsfria dynamiska områ- det (“spurious-free dynamic range", SFDR) uppskattas till omkring 35 dB.Fig. 12 is a measured power spectrum of a sine signal with a frequency of 2 MHz sampled with a sampling rate of 30 MHz of the A / D sub-converter array used to produce Fig. 11 and without calibration. As the A / D sub-converter errors exceed the convergence limit of + / - 0.5 LSB, the spectrum becomes severely distorted. The spurious-free dynamic range (SFDR) is estimated at around 35 dB.

Fig. 13 är ett uppmätt effektspektrum för samma signal som i Fig. 12 men med A/D-subomvandlaren kalibrerad i enlighet med uppfinningen. Efter ka- librering är felen hos A/D-subomvandlaren gott och väl under konvergens- gränsen och SFDR uppskattas till ungefär 95 dB, en förbättring med ungefär 60 dB.Fig. 13 is a measured power spectrum for the same signal as in Fig. 12 but with the A / D sub-converter calibrated in accordance with the invention. After calibration, the faults of the A / D subconverter are well below the convergence limit and SFDR is estimated at about 95 dB, an improvement of about 60 dB.

Ett alternativ till ovan beskrivna metod är att låta kodrampen gå från högsta till lägsta värde i stället för från lägsta till högsta.An alternative to the method described above is to let the code ramp go from highest to lowest value instead of from lowest to highest.

Vidare kan, ifall det finns skäl att tro att olika rampriktningar kan ge olika värden på kalibreringskoefficienterna, en kombination av upp- /ned- kodramper användas. Om den inre brusnivån är hög ökar sannolikheten för att komparatorn ändrar tillstånd för tidigt. Då kan ett tillvägagångssätt med en ramp bestående av två delar ge ett mer korrekt resultat. I detta fall är ka- libreringskoefficienten medelvärdet av koefficienterna för upp- och nedkalib- rering.Furthermore, if there is reason to believe that different frame directions can give different values of the calibration coefficients, a combination of up / down code ramps can be used. If the internal noise level is high, the probability of the comparator changing state prematurely increases. Then an approach with a ramp consisting of two parts can give a more correct result. In this case, the calibration coefficient is the mean of the up and down calibration coefficients.

Ett annat sätt att minska inverkan av brus och språng är att köra flera ka- libreringssekvenser och ta medelvärdet av de uppskattade koefñcienterna. 10 15 20 25 30 m w -D -L m -i _... 12 Det är även möjligt att lagra offset- eller kalibreringskoefficienterna externt närhelst kretsens kraftförsörjning är avslagen och ladda in dem i kretsen igen vid uppstart.Another way to reduce the impact of noise and leaps is to run fl your calibration sequences and take the mean value of the estimated coefficients. 10 15 20 25 30 m w -D -L m -i _... 12 It is also possible to store the offset or calibration coefficients externally whenever the circuit's power supply is switched off and load them back into the circuit at start-up.

En stor fördel med uppfinningen är att den möjliggör användning av enklare komparatorer som byggstenar i flash A/ D-omvandlare eller A/ D-omvandlare med flash A/ D-subomvandlare. Genom att eliminera behovet av ett eller flera buffertsteg, minskas komparatorernas propageringsfördröjning och således kan samplingsraten ökas. I enlighet med uppfinningen är detta möjligt med bibehållen noggrannhet.A major advantage of the invention is that it enables the use of simpler comparators as building blocks in fl ash A / D converters or A / D converters with fl ash A / D sub-converters. By eliminating the need for one or more buffer steps, the propagation delay of the comparators is reduced and thus the sampling rate can be increased. In accordance with the invention, this is possible while maintaining accuracy.

Den föredragna utföringsformen av uppfinningen innefattar en digital kalib- reringsmetod där offsetkalibreringsvärden representeras och lagras digitalt.The preferred embodiment of the invention comprises a digital calibration method where offset calibration values are represented and stored digitally.

Den analoga kalibreringsspänningen läggs på via en speciellt avsatt kalibre- rande D/ A-omvandlare, vilken styrs av den digitala kalibreringskoefficienten.The analog calibration voltage is applied via a specially set-up calibrating D / A converter, which is controlled by the digital calibration coefficient.

Det finns således inget behov av periodisk uppdatering av kalibrerings- spänningen och den pålagda kalibreringsspänningen kan inte ändras per- manent av språng och transienter som breder ut sig i kretsen. Om ett språng inträffar fungerar den kalibrerande D/ A-omvandlaren som en digitalt styrd spänningskälla, vilken snabbt återskapar den korrekta utgångsspänningen.There is thus no need for periodic updating of the calibration voltage and the applied calibration voltage cannot be changed permanently by jumps and transients that propagate in the circuit. If a jump occurs, the calibrating D / A converter acts as a digitally controlled voltage source, which quickly recreates the correct output voltage.

Tillvägagångssätt med analog kalibrering är också känsliga för språng vid kalibrering. I ett digitalt tillvägagångssätt, såsom enligt uppfinningen, skulle medelvärdesbildning av uppskattade kalibreringskoefficienter kunna använ- das för att minska effekterna av tillfälliga språng liksom av en ständigt bru- sig miljö.Analog calibration procedures are also sensitive to jumps during calibration. In a digital approach, such as according to the invention, averaging of estimated calibration coefficients could be used to reduce the effects of temporary jumps as well as of a constantly fragile environment.

Fackmannen inser att olika modifikationer och förändringar av uppfinningen kan göras utan avvikelse från dess ram, vilken definieras av bifogade patent- krav. lO 15 20 [1] [2] [3l [4] [5] [6] |J°| [O 1D LN _: Ü\ 13 REFERENSER P. E. Allen, D. R. Holberg, CMOS Analog Circuit Design, Holt, Rinehart and Winston, 1987.Those skilled in the art will appreciate that various modifications and changes may be made thereto without departing from the scope thereof, which is defined by the appended claims. 10 15 20 [1] [2] [3l [4] [5] [6] | J ° | [O 1D LN _: Ü \ 13 REFERENCES P. E. Allen, D. R. Holberg, CMOS Analog Circuit Design, Holt, Rinehart and Winston, 1987.

S. H. Lewis och P. R. Gray, “A Pípelined S-Msample/s 9-bít Analog-to- Digital Converter”, IEEE J. Solid-State Circ., sid. 954-961, v01. SC-22, nr. 12, dec 1987, IEEE.S. H. Lewis and P. R. Gray, “A Pípelined S-Msample / s 9-bit Analog-to-Digital Converter”, IEEE J. Solid-State Circ., P. 954-961, v01. SC-22, no. 12, Dec 1987, IEEE.

G. F. Gross, Jr., T. R. Viswanathan, “Comparator-Offset Compensatíng Converter”, Amerikanskt patent US 5.696.508.G. F. Gross, Jr., T. R. Viswanathan, Comparator-Offset Compensation Converter, U.S. Patent 5,696,508.

R. Croman, M. Goldenberg, J. P. Hein, “Method and Circuit for Calib- ration of Flash Analog to Digital Converters”, Amerikanskt patent US 5.990.814.R. Croman, M. Goldenberg, J. P. Hein, "Method and Circuit for Calibration of Flash Analog to Digital Converters", U.S. Patent 5,990,814.

M. M. Kostelnik, R. Croman, M. Goldenberg, “Offset Calibration of Flash ADC Array”, Amerikanskt patent US 6.084.538.M. M. Kostelnik, R. Croman, M. Goldenberg, "Offset Calibration of Flash ADC Array", U.S. Patent No. 6,084,538.

Zigiang Gu och W, Martin Snelgrove, “A Novel Self-Calibrating Scheme For Video-Rate Q-Step Flash Analog-to-Digital Converter”, IEEE Inter- national Symposium on Circuits and Systems, vol. 4, sid. 601-604, 1992.Zigiang Gu and W, Martin Snelgrove, “A Novel Self-Calibrating Scheme For Video-Rate Q-Step Flash Analog-to-Digital Converter”, IEEE International Symposium on Circuits and Systems, vol. 4, p. 601-604, 1992.

Claims (25)

10 15 20 25 30 520 316 14 PATENTKRAV10 15 20 25 30 520 316 14 PATENT REQUIREMENTS 1. Metod för komparatoroffsetkalibrering för A /D-omvandlare, kännetecknad av tillhandahållande, för varje komparator i en komparatoruppsättning, av en gemensam referenssignal till båda komparatorinterminalerna; tvingande av varje komparator i nämnda uppsättning till samma förut- bestämda logiska utgängstillständ; och justering av komparatortriggpunkten för varje komparator i nämnda uppsättning tills det logiska utgångstillständet inverteras.Method of comparator offset calibration for A / D converters, characterized by providing, for each comparator in a comparator set, a common reference signal to both comparator terminals; forcing each comparator in said set to the same predetermined logic output state; and adjusting the comparator trigger point for each comparator in said set until the logic output state is inverted. 2. Metod enligt krav 1, kännetecknad av justering av varje komparatortrigg- punkt med en monotont varierande signal.Method according to claim 1, characterized by adjusting each comparator trigger point with a monotonically varying signal. 3. Metod enligt krav 1 eller 2, kännetecknad av samtidig justering av alla komparatorer i nämnda uppsättning med en gemensam rampsignal.Method according to claim 1 or 2, characterized by simultaneous adjustment of all comparators in said set with a common ramp signal. 4. Metod enligt krav 1, 2 eller 3, kännetecknad av D / A-omvandlíng av en di- gital rampsignal för varje komparator i nämnda uppsättning till en analog sig- nal för triggpunktsjustering.Method according to claim 1, 2 or 3, characterized by D / A conversion of a digital ramp signal for each comparator in said set into an analog signal for trigger point adjustment. 5. Metod enligt krav 4, kännetecknad av lagring, för varje komparator i nämnda uppsättning, av en offsetkalibreringskoefficient som representerar det digitala rampsignalvärdet som inverterar dess logiska utgångstillständ.Method according to claim 4, characterized by storing, for each comparator in said set, an offset calibration coefficient representing the digital ramp signal value which inverts its logic initial state. 6. Metod enligt krav 4, kännetecknad av lagring, för varje komparator i nämnda uppsättning, av en offsetkalibreringskoefficient som representerar medelvärdet av ett ökande digitalt rampsignalvärde som inverterar dess logis- ka utgängstillstånd och ett minskande digitalt rampsignalvärde som inverterar dess logiska utgångstillstånd. 10 15 20 25 30 (fl m (D w -à -o\ 15Method according to claim 4, characterized by storing, for each comparator in said set, an offset calibration coefficient representing the mean of an increasing digital ramp signal value inverting its logic output state and a decreasing digital ramp signal value inverting its logic output state. 10 15 20 25 30 (fl m (D w -à -o \ 15 7. Metod enligt krav 4, kännetecknad av upprepning av nämnda justeringssteg för varje komparator i nämnda uppsättning; och lagring, för varje komparator i nämnda uppsättning, av en offsetkalibre- ringskoeffieient som representerar medelvärdet av flera digitala rampsignal- värden som inverterar dess logiska utgängstillstånd.Method according to claim 4, characterized by repeating said adjustment steps for each comparator in said set; and storing, for each comparator in said set, an offset calibration coefficient representing the average of fl your digital ramp signal values which inverts its logic output state. 8. Metod enligt något av föregående krav 5-7, kännetecknad av lagring, för varje komparator i nämnda uppsättning, av nämnda offsetkalibreringsvärde externt vid avslagen kraftförsörjning till A / D-omvandlaren för senare inhämt- ning vid uppstart av A / D-omvandlaren.Method according to any one of the preceding claims 5-7, characterized by storing, for each comparator in said set, of said offset calibration value externally in the event of a rejected power supply to the A / D converter for later acquisition at start-up of the A / D converter. 9. System för komparatoroffsetkalibrering för A / D-omvandlare, kännetecknat av organ (CCU, SW1-SW7) som för varje komparator i en komparatorupp- sättning tillhandahåller en gemensam referenssignal till båda komparator- interminalerna; organ (CCU, DAC1-DAC7) för tvingande av varje komparator i nämnda uppsättning till samma förutbestämda logiska utgångstillstånd; och organ (CCU, DAC1-DAC7) för justering av komparatortriggpunkten för varje komparator i nämnda uppsättning tills det logiska utgångstillståndet inverteras.Comparator offset calibration system for A / D converters, characterized by means (CCU, SW1-SW7) which for each comparator in a comparator set provide a common reference signal to both comparator terminals; means (CCU, DAC1-DAC7) for forcing each comparator in said set to the same predetermined logic output state; and means (CCU, DAC1-DAC7) for adjusting the comparator trigger point for each comparator in said set until the logic output state is inverted. 10. System enligt krav 9, kännetecknat av organ (CCU, DAC1-DAC7) för ju- stering av varje komparatortriggpunkt med en monotont varierande signal.System according to claim 9, characterized by means (CCU, DAC1-DAC7) for adjusting each comparator trigger point with a monotonically varying signal. 11. System enligt krav 9 eller 10, kännetecknat av organ (CCU, DACl-DAC7) för samtidig justering av alla komparatorer i nämnda uppsättning med en gemensam ralnpsignal.System according to claim 9 or 10, characterized by means (CCU, DAC1-DAC7) for simultaneous adjustment of all comparators in said set with a common ralnp signal. 12. System enligt krav 9, 10 eller 11, kännetecknat av kalibrerande D / A- omvandlare (DAC1-DAC7) för D/A-omvandling av en digital rampsignal för 10 15 20 25 30 w» H 16 varje komparator i nämnda uppsättning till en analog signal för triggpunkts- justering.System according to claim 9, 10 or 11, characterized by calibrating D / A converter (DAC1-DAC7) for D / A conversion of a digital ramp signal for w / H 16 each comparator in said set to an analog signal for trigger point adjustment. 13. System enligt krav 12, kännetecknat av register (REGl-REG7) för lagring, för varje komparator i nämnda uppsättning, av en offsetkalibreringskoefficient (CAL1-CAL7) som representerar det digitala rarnpsignalvärdet som inverterar dess logiska utgångstillstånd.System according to claim 12, characterized by registers (REG1-REG7) for storing, for each comparator in said set, an offset calibration coefficient (CAL1-CAL7) representing the digital frame signal value which inverts its logic output state. 14. System enligt krav 12, kännetecknat av register (REG1-REG7) för lagring, för varje komparator i nämnda uppsättning, av en offsetkalibreringskoefficient som representerar medelvärdet av ett ökande digitalt rampsignalvärde som inverterar dess logiska utgångstillständ och ett minskande digitalt rampsig- nalvärde som inverterar dess logiska utgångstíllstånd.A system according to claim 12, characterized by registers (REG1-REG7) for storing, for each comparator in said set, an offset calibration coefficient representing the mean of an increasing digital ramp signal value inverting its logic output state and a decreasing digital ramp signal value inverting its logical initial state. 15. System enligt krav 12, kännetecknat av organ (CCU) för upprepning av nämnda justeringssteg för varje kompa- rator i nämnda uppsättning; och register (REGl-REG7) för lagring, för varje komparator i nämnda upp- sättning, av en offsetkalibreringskoefñcient som representerar medelvärdet av flera digitala rampsignalvärden som inverterar dess logiska utgängstillständ.A system according to claim 12, characterized by means (CCU) for repeating said adjustment steps for each comparator in said set; and registers (REG1-REG7) for storing, for each comparator in said set, an offset calibration coefficient representing the average of several digital ramp signal values which inverts its logic output state. 16. System enligt något av föregående krav 13-15, kännetecknat av organ för lagring, för varje komparator i nämnda uppsättning, av nämnda offsetkalibre- ringsvärde externt vid avslagen kraftförsörjning till A/D-omvandlaren för se- nare inhämtning vid uppstart av A / D-omvandlaren.System according to any one of the preceding claims 13-15, characterized by means for storing, for each comparator in said set, of said offset calibration value externally in the event of a rejected power supply to the A / D converter for later acquisition at start-up of A / The D-converter. 17. A/D-omvandlare innefattande åtminstone en komparatoruppsättning för flash A / D-omvandling av en analog signal, kännetecknad av organ (CCU, SW1-SW7) som för varje komparator i nämnda uppsättning tillhandahåller en gemensam referenssignal till båda komparatorinterminaler- na; organ (CCU, DAC1-DAC7) för tvingande av varje komparator i nämnda uppsättning till samma förutbestämda logiska utgàngstillstånd; och 10 15 20 25 30 520 316 17 organ (CCU, DAC1-DAC7) för justering av komparatortriggpunkten för varje komparator i nämnda uppsättning tills det logiska utgångstillständet inverteras.A / D converter comprising at least one comparator set for fl ash A / D conversion of an analog signal, characterized by means (CCU, SW1-SW7) which for each comparator in said set provide a common reference signal to both comparator terminals; means (CCU, DAC1-DAC7) for forcing each comparator in said set to the same predetermined logic output state; and means (CCU, DAC1-DAC7) for adjusting the comparator trigger point for each comparator in said set until the logic output state is inverted. 18. Omvandlare enligt krav 17, kännetecknad av organ (CCU, DAC1-DAC7) för justering av varje komparatortriggpunkt med en monotont varierande sig- nal.Converter according to claim 17, characterized by means (CCU, DAC1-DAC7) for adjusting each comparator trigger point with a monotonically varying signal. 19. Omvandlare enligt krav 17 eller 18, kännetecknad av organ (CCU, DAC1- DAC7) för samtidig justering av alla komparatorer i nämnda uppsättning med en gemensam rampsignal.Converter according to claim 17 or 18, characterized by means (CCU, DAC1-DAC7) for simultaneous adjustment of all comparators in said set with a common ramp signal. 20. Omvandlare enligt krav 17, 18 eller 19, kännetecknad av kalibrerande D/A-omvandlare (DACl-DAC7) för D /A-omvandling av en digital rampsignal för varje komparator i nämnda uppsättning till en analog signal för trigg- punktsjustering.Converter according to claim 17, 18 or 19, characterized by calibrating D / A converter (DAC1-DAC7) for D / A conversion of a digital ramp signal for each comparator in said set to an analog signal for trigger point adjustment. 21. Omvandlare enligt krav 20, kännetecknad av register (REGl-REG7) för lagring, för varje komparator i nämnda uppsättning, av en offsetkalibrerings- koefficient (CAL1-CAL7) som representerar det digitala rampsignalvärdet som inverterar dess logiska utgängstillständ.Converter according to claim 20, characterized by registers (REG1-REG7) for storing, for each comparator in said set, an offset calibration coefficient (CAL1-CAL7) representing the digital ramp signal value which inverts its logic output state. 22. Omvandlare enligt krav 20, kännetecknad av register (REG1-REG7) för lagring, för varje komparator i nämnda uppsättning, av en offsetkalibrerings- koefficient som representerar medelvärdet av ett ökande digitalt rampsignal- värde som inverterar dess logiska utgängstillstånd och ett minskande digitalt rampsignalvärde som inverterar dess logiska utgängstillstånd.Converter according to claim 20, characterized by registers (REG1-REG7) for storing, for each comparator in said set, an offset calibration coefficient representing the mean value of an increasing digital ramp signal value which inverts its logic output state and a decreasing digital ramp signal value. which inverts its logical output state. 23. Omvandlare enligt krav 20, kännetecknad av organ (CCU) för upprepning av nämnda justeringssteg för varje kompa- rator i nämnda uppsättning; och 10 Q . - » . . (fl NJ CD LN ...à 0\ 18 register (REG1-REG7) för lagring, för varje komparator i nämnda upp- sättning, av en offsetkalibreringskoefficient som representerar medelvärdet av flera digitala rampsignalvärden som inverterar dess logiska utgångstillstånd.A converter according to claim 20, characterized by means (CCU) for repeating said adjustment steps for each comparator in said set; and 10 Q. - ». . (fl NJ CD LN ... à 0 \ 18 register (REG1-REG7) for storing, for each comparator in said set, an offset calibration coefficient repres representing the mean value of fl your digital ramp signal values which inverts its logic output state. 24. Omvandlare enligt något av föregående krav 21-23, kännetecknad av or- gan för lagring, för varje komparator i nämnda uppsättning, av nämnda off- setkalibreringsvårde externt vid avslagen kraftförsörjning till A /D- omvandlaren för senare inhämtning vid uppstart av A / D-omvandlaren.Converter according to any one of the preceding claims 21-23, characterized by means for storage, for each comparator in said set, of said offset calibration care externally in the event of a rejected power supply to the A / D converter for later acquisition at start-up of A / The D-converter. 25. Omvandlare enligt något av föregående krav 15-21, kännetecknad av att komparatorerna i nämnda uppsättning innefattar regenerativa hållelement.Converter according to any one of the preceding claims 15-21, characterized in that the comparators in said set comprise regenerative holding elements.