SE444234B - DEVICE FOR USE IN A MONOLITIC INTEGRATED MULTIPLICATOR CIRCUIT - Google Patents

Description

atv, v.fv~i-yy~~l..__zæ,f._y. “WW y_._.q,w,,4«_,,u Hnv _ i" r79os7s4-s å inneboende hög packningsdensitet, såsom metalloxidhalvledar- teknologi (MOS) eller integrerad injektionslogik (I2L). Dessa teknologier är emellertid naturligt långsammaívid drift i för- hållande till mera konventionella bipolära transistorkretsar, så att eventuella fördelar i packningsdensitet som erbjudes av dessa teknologier erhålles på bekostnad av driftshastigheten. atv, v.fv ~ i-yy ~~ l ..__ zæ, f._y. WW y _._. Q, w ,, 4 «_ ,, u Hnv _ i" r79os7s4-s å inherently high packing density, such as metal oxide semiconductor technology (MOS) or integrated injection logic (I2L). However, these technologies are naturally slow in operation. in relation to more conventional bipolar transistor circuits, so that any benefits in packing density offered by these technologies are obtained at the expense of the operating speed.

Ett betydelsefullt steg framåt i detta avseende utgjorde utvecklingen av multiplikatorkretsar framställda genom en trip- peldiffusionsframställningsprocess och genom användande av emít- terföljarlogik i kretsschemat. Trippeldiffusionsprocessen har erhållit sitt namn på grund av det faktum att det där förekom- mer tre separata diffusionssteg i vilka föroreningar díffunde- ras in i ett kiselsubstrat vid mycket höga temperaturer i och för bildande av kollektor-, bas- och emitterregionerna i tran- sistoranordningen. Som bekant kan bipolära transistorer antingen vara pnp-typ eller npn-typ, där beteckningarna n och p identi- då fierar den typ av förorening som tillföres det rena kiselmate- rialet för att ge dess kristallina struktur en negativ (n) eller positiv (p) elektrisk karaktäristik, En bipolär transistor be- står av två övergångar mellan material av n-typ och p-typ bil- dande antingen pnp- eller npn-konfigurationen.A significant step forward in this respect was the development of multiplier circuits produced by a triple diffusion production process and by using emitter logic in the circuit diagram. The triple diffusion process has received its name due to the fact that there are three separate diffusion stages in which pollutants diffuse into a silicon substrate at very high temperatures in order to form the collector, base and emitter regions in the transistor device. As is known, bipolar transistors can be either pnp-type or npn-type, where the designations n and p identify the type of impurity added to the pure silicon material to give its crystalline structure a negative (n) or positive (p ) electrical characteristics, A bipolar transistor consists of two transitions between n-type and p-type materials forming either the pnp or npn configuration.

Trippeldiffusionsprocessen bör särskiljas från den epi- taxiala processen och den isoplana processen, vilka båda in- volverar tillväxten av ett tillkommande enkristallskikt på ett kiselsubstrat. 7 Emitterföljarlogiken (BFL) är en välkänd form av transis- torlogik i vilken en utgångstransistor av npn-typ kopplas till A emittrarna av ingångstransistorer av pnp-typ, En fördel med den- na blandning av pnp- och npn-transistorer är att en relativt hög packningsdensitet kan erhållas på grund av möjligheten att sammansmälta intilliggande transistorer av olika typ, dvs. de intilliggande transistorerna kan dela områden av halvledarma- terial utan behovet av ur packningsynpunkt icke önskvärda iso- leringsomrâden däremellan. Vidare är pnp-transistorn något mind- re En npn-transistorn, och denna faktor bidrager även till emit- terfoljarlogikens höga packningsdensitet. Detta tillvägaflšngs- ,r satt att kombinera trippeldiffusionsteknologin med emitterfol- I »w-w, ïnrlnqiken beskrivs i detalj i det amerikanska patentet 3 G93 lea. 7905734-5 Trots att den utgör ett betydelsefullt framsteg inom tekniken uppvisar emitterföljarlogikmetoden i multiplikator- kretsar ett antal väsentliga nackdelar. För det första erford- rar emitterföljarlogiken rent principiellt ett relativt stort antal resistiva element, vilka måste ha relativt stora resistans- värden om effektförbrukningen skall reduceras till en accepta- bel nivå. Fastän detta vid användande av tidigare existerande tillverkningsprocesser i och för sig ej är någon nackdel, är det en begränsande faktor vid utvecklingen och tillämpningen av nya tillverkningsteknologier med mindre "geometríer", dvs. teknologier som erbjuder mindre geometriska dimensioner av ele- ment och avstånd mellan intilliggande element samt i motsvarande grad grundare diffusionsdjup. Den konventionella metoden för erhållande av relativt höga resistansvärden är känd under benäm- ningen "pinching" (strypning). Varje resistanselement är väsent- ligen ett område av n-typ med relativt låg ytresistans, och strypningsprocessen utgöres principiellt av diffusion av ett tillkommande basområde för reducering av resistansskiktets tjock- lek och därigenom ökning av dess resistansvärde. Om emellertid mycket små geometrier är involverade i tillverkningsprocessen E..The triple diffusion process should be distinguished from the epitaxial process and the isoplanar process, both of which involve the growth of an additional single crystal layer on a silicon substrate. The emitter follower logic (BFL) is a well-known form of transistor logic in which an npn-type output transistor is connected to the A emitters of pnp-type input transistors. An advantage of this mixture of pnp and npn transistors is that a relatively high packing density can be obtained due to the possibility of fusing adjacent transistors of different types, i.e. the adjacent transistors can divide areas of semiconductor material without the need for isolation areas which are not desirable from a packing point of view. Furthermore, the pnp transistor is slightly smaller than the npn transistor, and this factor also contributes to the high packing density of the emitter sequence logic. This method of combining triple diffusion technology with emitter foliage is described in detail in U.S. Pat. 7905734-5 Although it is a significant advance in the technology, the emitter follower logic method in multiplier circuits has a number of significant disadvantages. First, the emitter follower logic requires in principle a relatively large number of resistive elements, which must have relatively large resistance values if the power consumption is to be reduced to an acceptable level. Although this is not in itself a disadvantage when using pre-existing manufacturing processes per se, it is a limiting factor in the development and application of new manufacturing technologies with smaller "geometries", ie. technologies that offer smaller geometric dimensions of elements and distances between adjacent elements and correspondingly shallower diffusion depths. The conventional method for obtaining relatively high resistance values is known as "pinching". Each resistance element is essentially an area of the n-type with relatively low surface resistance, and the throttling process consists in principle of diffusion of an additional base area for reducing the thickness of the resistance layer and thereby increasing its resistance value. However, if very small geometries are involved in the manufacturing process E ..

P-r' ir styrningen av strypningsprocessen mycket svår, så att stör- re värden på resistansen måste erhållas genom användande av längre resistiva element, vilket naturligtvis minskar packninga- tätheten. ' En annan nackdel hos emitterföljarlogiken är att den ut- nyttjar ett stort antal pnp-transistorer, vilka uppvisar ett inneboende lägre frekvenssvar än npn-transistorer. Det vanliga kriteriet för mätning av swítchkretsar är “hastighetseffekt- produkten", vilken i själva verket utgöres av produkten mellan propageringsfördröjningstiden och effektförbrukningen. En låg hastighetseffektprodukt indikerar en önskvärd kombination av nog hastighet och låg effekt.The control of the throttling process is very difficult, so that larger values of the resistance must be obtained by using longer resistive elements, which of course reduces the packing density. Another disadvantage of the emitter follower logic is that it utilizes a large number of pnp transistors, which have an inherently lower frequency response than npn transistors. The common criterion for measuring switching circuits is the "speed power product", which in fact consists of the product between the propagation delay time and the power consumption. A low speed power product indicates a desirable combination of sufficient speed and low power.

Emitterföljarlogiken uppvisar tillkommande problem när ett antal logiska steg kaskadkopplas i serie, eftersom logiken är sådan att spänningen som representerar en viss logisk nivå sjunker från steg till steg. Om alltför många sten kaskadkopp- las kan en logiskt hög spänningsnivå slutligen sjunka i sådan urntriekniggégtt den skulle kunna misstolkas såsom en logiskt v Qïpww- ~ wfw» n “Wr- ~. ...fl- _, fle, WW 7905734-5 låg spänningsnivå. De möjliga lösningarna på detta problem vid emitterföljarlogik är antingen att arbeta vid relativt höga spänningslogikniváer i tidiga steg, så att den reducerade nivån i senare steg kan tolereras, eller att inkludera en tillkommande mättningsanordning efter ett förutbestämt antal steg i och för återställning av signalspänningen till dess begynnelsenivä. Emel- lertid ökar dessa tillkommande mättningsanordningar hela kret- sens tidsfördröjning. En relaterad nackdel hos emitterföljar- logiken är att den inre kollektorresistansen hos en transistor kan ha en betydelsefull inverkan på utgångsspänningsnivån från en mättningsanordning som används i emitterföljarlogiken för återställning av den logiska spänningsnivân. Effekten av en hög kollektorresistans när transistorn är mättad är alstring av en lågnivåutsignal väsentligt över jordnivå och närmare en högnivå- utsignal. Effekten kan minimeras endast genom begränsning av strömmen eller genom parallellkoppling av en eller flera transis~ torer i och för reducering av den effektiva kollektorresistan- sen.The emitter follower logic presents additional problems when a number of logic steps are cascaded in series, since the logic is such that the voltage representing a certain logic level drops from step to step. If too many stones are cascaded, a logically high voltage level can eventually drop to such an urntriekniggégtt it could be misinterpreted as a logical v Qïpww- ~ wfw »n“ Wr- ~. ... fl- _, fl e, WW 7905734-5 low voltage level. The possible solutions to this problem with emitter follower logic are either to operate at relatively high voltage logic levels in the early stages so that the reduced level in later stages can be tolerated, or to include an additional saturation device after a predetermined number of steps to reset the signal voltage to its beginning level. However, these additional saturators increase the time delay of the entire circuit. A related disadvantage of the emitter follower logic is that the internal collector resistance of a transistor can have a significant effect on the output voltage level from a saturation device used in the emitter follower logic to reset the logic voltage level. The effect of a high collector resistance when the transistor is saturated is the generation of a low level output signal significantly above ground level and closer to a high level output signal. The power can only be minimized by limiting the current or by connecting one or more transistors in parallel in order to reduce the effective collector resistance.

Av ovanstående inses att det fortfarande föreligger ett väsentligt behov av en digital parallell multiplikatorkrets som övervinner ovan nämnda nackdelar hos tidigare känd teknik och som erbjuder en höghastighets~, lågeffektsmultiplikator- krets bildad på ett substrat med relativt hög packningsdensi- tet i och för erbjudande av en i motsvarande grad hög produk- tionsavkastning. Föreliggande uppfinning uppfyller detta behov.From the above, it will be appreciated that there is still a substantial need for a digital parallel multiplier circuit which overcomes the above-mentioned disadvantages of the prior art and which offers a high speed, low power multiplier circuit formed on a substrate of relatively high packing density in order to provide a correspondingly high production yield. The present invention meets this need.

Föreliggande uppfinning utnyttar i en integrerad digital parallell multiplikatorkrets som utnyttjar strömmodlogik (current mode logic = logikkretsar där transistorerna arbetar omättade, förkortas CML) och framställes genom användande av en avancerad trippeldiffusionsframställningsprocess. Den avancerade trippel- diffusionsprocessen erbjuder extremt små geometrier, ner till avstånd på 2 mikrometer mellan elementen, varvid en förbättring i packningstätheten i förhållande till tidigare kända trippel- diffusionsprocesser erhålles. Dessutom erhålles genom användan- de av strömmodslogík (CML) ett färre antal transistorer och resistorer i förhållande till emitterföljarlogik (BFL). Exempel- vis utnyttjar en heladderare inplementerad i ÉNL 34 element (26 trannistorer och 8 resistorer), medan motdvarande adderare ' ° q w * a. x xmplwnnnteraà 1 LPL utnyttjar 64 element (31 transistorqr Övn 7905734-5 18 resistorer). Dessutom utnyttjas i CML-resistorer med resis- tansvärden som är 20-30 gånger mindre än resistansvärdena för resistorerna i en motsvarande BFL-krets. Trots sammansmältnings- möjligheten av pnp-transistorer som används i EFL-tillvägagångs- sättet är kretsarean vid användande av CML mycket mindre än motsvarande area vid användande av EFL för samma logiska funk- tion. Exempelvis är en heladderarkrets vid användande av den avancerade trippeldíffusionsprocessen ungefär 0,010 tum gånger 0,10 tum i CML-utförande, vilket bör jämföras med ungefär O,G125 tum gånger 0,012S tum för EFL-utförandet. Motsvarande skillna- der i en hel multiplikatorkrets kan göra EFL-tillvägagångssättet fullständigtopraktisktpå grund av en låg produktionsavkastning härrörande från en sådan stor yta, speciellt i sådana stora kretsar som 24-gånger-24-bitskretsar eller 32-gånger-32-bits- kretsar.The present invention utilizes in an integrated digital parallel multiplier circuit that utilizes current mode logic (logic circuits where the transistors operate unsaturated, abbreviated CML) and is fabricated using an advanced triple diffusion fabrication process. The advanced triple diffusion process offers extremely small geometries, down to a distance of 2 micrometers between the elements, whereby an improvement in the packing density compared to previously known triple diffusion processes is obtained. In addition, by using current mode logic (CML), a smaller number of transistors and resistors compared to emitter follower logic (BFL) is obtained. For example, a full adder implemented in ÉNL uses 34 elements (26 transistors and 8 resistors), while the corresponding adder '° q w * a. X xmplwnnnteraà 1 LPL uses 64 elements (31 transistors Oven 7905734-5 18 resistors). In addition, CML resistors with resistance values that are 20-30 times smaller than the resistance values of the resistors in a corresponding BFL circuit are used. Despite the fusing possibility of pnp transistors used in the EFL approach, the circuit area when using CML is much smaller than the corresponding area when using EFL for the same logic function. For example, using the advanced triple diffusion process, a full adder circuit is approximately 0.010 inch by 0.10 inch in the CML design, which should be compared to approximately 0.112 inch by 0.012S inch for the EFL design. Corresponding differences in an entire multiplier circuit can make the EFL approach completely impractical due to a low production yield arising from such a large area, especially in such large circuits as 24-by-24-bit circuits or 32-by-32-bit circuits.

CML-logik har den tillkommande fördelen att man där ut- nyttjar endast npn-transistorer och av denna anledning kan eli- minera de naturligt långsammare pnp-transistorerna. Vidare kan ett lägre logikspänningsomfång användas i CML, vilket på grund av de inneboende kapacitiva egenskaperna av halvledarkretsar även bidrager till en högre hastighet och av denna anledning erbjuder en förbättrad hastighetseffektprodukt. Ännu viktigare är att logikspänningsnivån i CML vid varje logiksteg automatiskt återställes utan behov av tillkommande mättningsanordningar för utförande av denna funktion, varför CML-logikgrindar kan kaskad- kopplas utan begränsningar och utan förlust i logikspännings- nivå. Q Principiellt är då uppfinningen i sin bredaste mening en anordning avsedd att användas i en monolitisk integrerad mul~ tiplikatorkrets och innefattande ett flertal npn-transistorer och ett flertal resistiva element, vilka alla framställts genom användande av en avancerad tippeldiffusionsprocess kapabel att uppnå en två-mikrometerelementgeometri och övergångsdjup på ett par mikrometer eller mindre, samt kretsorgan för att förbinda transistorerna och resistorerna för drift i strömmodslogik.CML logic has the added advantage that only npn transistors are used there and for this reason the naturally slower pnp transistors can be eliminated. Furthermore, a lower logic voltage range can be used in CML, which due to the inherent capacitive properties of semiconductor circuits also contributes to a higher speed and for this reason offers an improved speed power product. Even more important is that the logic voltage level in the CML at each logic step is automatically reset without the need for additional saturating devices to perform this function, so CML logic gates can be cascaded without restrictions and without loss of logic voltage level. In principle, then, the invention in the broadest sense is a device intended to be used in a monolithic integrated multiplier circuit and comprising a plurality of npn transistors and a plurality of resistive elements, all of which are manufactured using an advanced tip diffusion process capable of achieving a two-micrometer element geometry. and transition depths of a few micrometers or less, and circuit means for connecting the transistors and resistors for operation in current mode logic.

Eftersom diffusionsdjupen i den avancerade trippe1diffu~ sionstillvorkningsprocessen är mycket mindre än i tidigare till» ñïfiiliua tippeldiffusionsprocesser har användande av "strypta“ ~79os1s4-s resistorer blivit extremt svårt, och större ytor skulle behövas för att tillhandahålla element med stora resistansvärden. Genom användande av CML-logik har emellertid detta problem undanröjts eftersom CML-logik utnyttjar färre resístorer, vilka alla har mycket lägre värden än resistorerna som används i EFL-logik.Since the diffusion depths in the advanced triple diffusion fabrication process are much smaller than in previous "diffuse" diffusion processes, the use of "throttled" ~ 79os1s4 resistors has become extremely difficult, and larger areas would be needed to provide elements with large resistance values. logic, however, this problem has been eliminated because CML logic uses fewer resistors, all of which have much lower values than the resistors used in EFL logic.

Företrädesvis är npn-transistorerna där så är möjligt anslutna i differentiella par. Varje sådant par är med sina emitterteminaler anslutna till en konstantströmkälla, och kom- plementära logikingångsnivåer är pålagda parets basterminaler.Preferably, where possible, the npn transistors are connected in differential pairs. Each such pair is connected with its emitter terminals to a constant current source, and complementary logic input levels are imposed on the pair's base terminals.

I denna konfiguration kan spänningsskillnaden mellan hög och låg logiknivå i varje steg vara 200-300inillivolteller ännu mindre. Denna skillnad mellan basspänníngarna í paret är till- räcklig för att strypa strömmen i en transistor och att styra den totala konstanta strömmen genom övriga transistorer. Efter- som'vidare transístorerna som används i CML-logik aldrig drivs i det mättade omrâdet i sin karaktäristik har den inre serie- kollektorresistansen i anordningen praktiskt taget ingen effekt på utgångsspänningsnivån, vilken härledes från spänningsfallet som alstras av en konstant ström som flyter genom ett belast- ¿ ningsmotstånd. Ä Av oaanstående inses att föreliggande uppfinning represen- terar ett betydande framsteg inom området digitala parallella höghastighetsmultiplikatorkretsarÜ Speciellt erbjuder uppfin- ningen en_multiplikatorkrets med starkt förbättrad packnings- densitet och därur resulterande hög produktsionsavkastning,l men trots detta med en överlägsen hastighetseffektprodukt. Den unika kombinationen av strömmodslogik ochavancerad trippeldíf- fusionsteknologi erbjuder sålunda en integrerad multiplikator- krets med oöverträtfade prestanda och framställbarhet. Andra aspekter och fördelar hos uppfinningen kommer att framgå av nedanstående detaljerade beskrivning, vilken bör läsas i före- ning med de bifogade ritningarna.In this configuration, the voltage difference between high and low logic level in each step can be 200-300inillivol or even smaller. This difference between the base voltages in the pair is sufficient to throttle the current in one transistor and to control the total constant current through the other transistors. Furthermore, since the transistors used in CML logic are never driven in the saturated range in their characteristic, the internal series-collector resistance of the device has virtually no effect on the output voltage level, which is derived from the voltage drop generated by a constant current flowing through a load resistance. It will be appreciated from the foregoing that the present invention represents a significant advance in the field of digital parallel high speed multiplier circuits. In particular, the invention provides a multiplier circuit with greatly improved packing density and resulting in high production yields, but nevertheless with a superior speed power output. The unique combination of current mode logic and advanced triple diffusion technology thus offers an integrated multiplier circuit with unmatched performance and manufacturability. Other aspects and advantages of the invention will become apparent from the following detailed description, which should be read in conjunction with the accompanying drawings.

På ritningarna visar fig. 1 ett schema av en grundläggande CML-grind, de tig. 2 ett schema av en OCH-grind med två nivåer utförd å i CNL~logik, % tig. 3 ett schema av en typisk CHL-grind av trenivå-typ, 79os1s4§s fig. 4 ett schema av en heladderare och en-bit-produkt- generator som används i multiplikatorkretsen enligt förelig- gande uppfinning, fig.~5 en förenklad schematisk vy av en transistor fram- ställd i enlighet med den avanceradetrippeldiffusionsprocessen som utgör en väsentlig del av föreliggande uppfinning, fig. 6-15 tvärsnittsvyer som sammanfattar sekvensen av processteg som utföres i den avancerade trippeldiffusionsproces- en, och- V fig. 16 ett förenklat blockschema av en digital multipli- katorkrets.In the drawings, Fig. 1 shows a diagram of a basic CML gate, the tig. 2 is a diagram of an AND gate with two levels made å in CNL logic,% tig. Fig. 4 is a schematic diagram of a typical three-level CHL gate; Fig. 4 is a diagram of a full adder and one-bit product generator used in the multiplier circuit of the present invention; Fig. 5 is a simplified schematic diagram. Fig. 6-15 is a cross-sectional view summarizing the sequence of process steps performed in the advanced triple diffusion process; and Fig. 16 is a simplified block diagram of a transistor made in accordance with the advanced triple diffusion process constituting an essential part of the present invention; of a digital multiplier circuit.

Såsom visas på ritningarna är föreliggande uppfinning att hänföra till förbättringar vid parallella digitala hög- hastighetsmultiplikatorkretsar och speciellt till multíplikator- kretsar i integrerad eller monolitisk form, dvs. kretsar fram- ställda på en enda halvledarchip. I enlighet med uppfinningen erbjudes en multipliktorkrets med överlägsna hastighets-effekts- karakteristika och väsentligt förbättrad packningstäthet samt produktionsavkastning genom kombinering av fördelarna hos ström- modslogiken med den förbättrade packningstätheten och hög av- kastningen för en avancerad trippeldiffusionsframställnings- process.As shown in the drawings, the present invention relates to improvements in parallel digital high speed multiplier circuits and in particular to multiplier circuits in integrated or monolithic form, i.e. circuits fabricated on a single semiconductor chip. In accordance with the invention, a multiplier circuit with superior velocity power characteristics and significantly improved packing density as well as production yield is provided by combining the advantages of current mode logic with the improved packing density and high yield for an advanced triple diffusion manufacturing process.

Fig. 1-3 visar några grundläggande logiska grindar som karakterisierar strömodslogiken (CML), och fig. 4 visar hur CML-logiken är implementerad i en heladderare och en en-bits- produktsgenerator som utgör ett logiskt byggblock för multi- plikatorkretsen enligt uppfinningen. q Såsom visas i fig. 1 är den grundläggande CML-grinden en differentialkrets innefattande två npn-transistorer betecknade 10 och 12. Transistorernas 10 och 12 kollektorterminaler är via resistorer 14 resp. 16 anslutna till en spänningskälla be- tecknad VCC, och emitterterminalerna är anslutna till jord via en konstantströmanordning betecknad 18. En insignal, som indi- keras vid A, är ansluten till transistorns 10 bas, och den in- versa ingångssignalen Ä är ansluten till den andra transistornn 12 has. Komplomentära utgångar är anordnade på transistorerna: kollektortermínalor, varvid utgångsnivån Ä tages från transis~ tnrns 12 kollektorterminal och den inversa nivån 3 tages från transistorns 10 kollektorterminal. Denna krets, som arbetar som en inverterare eller förstärkare, illustrerar den grund- läggande konfigurationen hos CML-logikgrindar. Såsom kommer att framgå av nedanstående beskrivning är mera praktiska CML-kretsar något mera komplexa. vid drift utnyttjar kretsen som visas i fig. 1 konstantf strömkällan 18 för tillhandahållande av en konstant ström genom den ena eller den andra av transistorerna 10 och 12 i beroende av tillståndet för insignalen A. När insignalen A är på hög logisk nivå befinner sig transistorn 10 i ett ledande tillstànd dock ej i det mättade området utan i det aktiva området, och är den andra transistorn 12 icke-ledande. Sålunda befinner sig transistorns 12 kollektorterminal väsentligen på försörjnings- spänníngen VCC och transistorns 10 kollektorterminal befinner sig på en något lägre spänning på grund av spänningsfallet över resistorn 14.Figs. 1-3 show some basic logic gates that characterize the current mode logic (CML), and Fig. 4 shows how the CML logic is implemented in a full loader and a one-bit product generator which constitutes a logic building block for the multiplier circuit according to the invention. q As shown in Fig. 1, the basic CML gate is a differential circuit comprising two npn transistors designated 10 and 12. The collector terminals of the transistors 10 and 12 are via resistors 14 and 12, respectively. 16 connected to a voltage source designated VCC, and the emitter terminals are connected to ground via a constant current device designated 18. An input signal, indicated at A, is connected to the base of transistor 10, and the inverse input signal Ä is connected to the second transistor 12 has. Complementary outputs are arranged on the transistors: collector terminals, the output level Ä being taken from the collector terminal of the transistor 12 and the inverse level 3 being taken from the collector terminal of the transistor 10. This circuit, which acts as an inverter or amplifier, illustrates the basic configuration of CML logic gates. As will be apparent from the description below, more practical CML circuits are somewhat more complex. in operation, the circuit shown in Fig. 1 uses the constant current source 18 to provide a constant current through one or the other of the transistors 10 and 12 depending on the state of the input signal A. When the input signal A is at a high logic level, the transistor 10 is in a conducting state, however, not in the saturated region but in the active region, and the second transistor 12 is non-conductive. Thus, the collector terminal of transistor 12 is substantially at the supply voltage VCC and the collector terminal of transistor 10 is at a slightly lower voltage due to the voltage drop across resistor 14.

SD Det logiska spänningsomfånget; dvs= skillnaden mell n logiskt höga och låga spänningar behöver endast uppgå till några hundra millivolt, eftersom det tydligt framgår att endast eng mycket liten skillnad mellan spänningarna på de två transisto- rernas 10 och 12 basterminaler erfordras för att åstadkomma strypning av en av transistorerna. Om exempelvis samma spän- ning tillfördes de båda transistorernas basterminaler skulle strömmen som tillfördes av källan 18 i det ideala fallet vara lika delad mellan de två transistorerna, men om basspänningen för transistorn 10 ökades något skulle verkan av transistorn vara sådan att den tenderar att starkt öka kollektorströmmen genom transistorn 10. Eftersom emellertid den totala strömmen genom de två transistorerna är begränsad av konstantströmanord~ ningen 18 skulle detta leda till att transistorns 12 arbets~ punkt mycket snabbt skulle förflyttas till ett läge för full- ständig strypning av kollektorströmmen.SD The logical voltage range; ie = the difference between n logically high and low voltages need only amount to a few hundred millivolts, since it is clear that only a very small difference between the voltages at the base terminals of the two transistors 10 and 12 is required to cause a throttling of one of the transistors. For example, if the same voltage were applied to the base terminals of the two transistors, the current supplied by the source 18 would ideally be equally divided between the two transistors, but if the base voltage of the transistor 10 were increased slightly, the effect of the transistor would tend to increase sharply. However, since the total current through the two transistors is limited by the constant current device 18, this would cause the operating point of the transistor 12 to move very quickly to a position for complete throttling of the collector current.

Fig. 1 illustrerar den grundläggande karakteristiken for strömmodslogik, varvid en konstantströmanordning alstrar en ström som styres genom en eller flera uppsättningar av diffe- rentiella npn-transistorpar i och för alstring av en logisk utsinnal som tages från kollektorerna fran ett eller flera av trnnsistorparen. nwwwflw'i *ß \ 7905734-5 Fig. 2 illustrerar kanske på ett bättre sätt denna egen- skap i form av en OCH-grind av tvánivâtyp. Här utgöres konstant- strömkällan av en npn-transistor 20 och ett motstånd 22 anslutet till jord från emittern av transistorn 20. En referensspänning VREF pàlägges transistorns 20 bas i och för begränsning av kol- lektorströmmen till en i huvudsak konstant nivå. Återigen till» handahàlles effekt från en spänningskälla VCC via två motstånd 24 och 26 till kollektorterminalerna av ett par npn-transistorer 28 och 30, vilka vidare är kopplade till ett tillkommande par av npn-transistorer 32 och 34, vars emittrar är anslutna till konstantströmanordningen, dvs. till transistorns 20 kollektor- terminal. V Transístorernas 28 och 30 emitterterminaler är gemensamt anslutna till transistorns 32 kollektorterminal, och transis- torns 30 kollektorterminal är ansluten till transistorns 34 kollektorterminal. Två ingående logiska nivåer A och B påläg- qes resp. bastermínaler av transistorerna 28 och 32, och mot- svarande inversa nivåer Ä och E pålägges basterminalerna av transistorerna 30 resp. 34. De utgående logiska nivåerna A 'B och Ä É tages från kollektorterminalerna av transistorerna 28.Fig. 1 illustrates the basic characteristic of current mode logic, in which a constant current device generates a current which is controlled by one or more sets of differential npn transistor pairs in order to generate a logic output signal taken from the collectors from one or more of the transistor pairs. nwww fl w'i * ß \ 7905734-5 Fig. 2 perhaps better illustrates this property in the form of a two-level AND gate. Here, the constant current source is constituted by an npn transistor 20 and a resistor 22 connected to ground from the emitter of the transistor 20. A reference voltage VREF is applied to the base of the transistor 20 to limit the collector current to a substantially constant level. Again to the power supply from a voltage source VCC via two resistors 24 and 26 to the collector terminals of a pair of npn transistors 28 and 30, which are further connected to an additional pair of npn transistors 32 and 34, whose emitters are connected to the constant current device, i.e. to the collector terminal of the transistor 20. V The emitter terminals of the transistors 28 and 30 are jointly connected to the collector terminal of the transistor 32, and the collector terminal of the transistor 30 is connected to the collector terminal of the transistor 34. Two input logic levels A and B are imposed resp. base terminals of transistors 28 and 32, and corresponding inverse levels Ä and E are applied to the base terminals of transistors 30 and 32, respectively. 34. The output logic levels A 'B and Ä É are taken from the collector terminals of the transistors 28.

Av följande beskrivning inses att kretsen enligt fig. 2 30 resp. arbetar såsom en logisk OCH-grind. När ingångarna A och B båda är logiskt noll (låg spänningsnivå) är transistorerna 28 och 32 avstängda och är transistorn 34 påslagen. Strömbanan går då genom motståndet 26 och transistorn 34 till strömkällan, vilket 2 š, vilka: u- gör att spänningen A B är lägre än spänningen A leder till en logisk nollutsignal för OCH-kvantiteten A ' B.From the following description it will be seen that the circuit according to Fig. 2 resp. works as a logical AND gate. When inputs A and B are both logically zero (low voltage level), transistors 28 and 32 are turned off and transistor 34 is turned on. The current path then passes through the resistor 26 and the transistor 34 to the current source, which 2 š, which: u- causes the voltage A B to be lower than the voltage A leads to a logic zero output signal for the AND quantity A 'B.

När A är noll och B är ett inses att strömbanan återigen går genom motståndet 26, men denna gång via transístorn 30 och transistorn 32. Om vidare A är ett och B är noll går strömhanan fortfarande genom motståndet 26 och sedan genom transistorn 34.When A is zero and B is one, it is realized that the current path again passes through the resistor 26, but this time via the transistor 30 and the transistor 32. If further A is one and B is zero, the current tap still passes through the resistor 26 and then through the transistor 34.

Om slutligen A är lika med ett och B är lika med ett går ström- bannn genom motståndet 24, transístorn 28 och transístorn 32, etta A ' E. en något mera komplex loaík B och C för ekvationen varínenom en utgående logisk bildas för Schemat i fig. 3 visar inne- fattande tre innànqssignaler A, bildande av en nt» ninuxsianal D i enlighet mer 7¶905734-5 wo ¿ i I D=A'š+c'š+a'c där punkten (.) representerar den logiska OCH-funktionen och plustecknet (+) representerar den logiska ELLER-funktionen.Finally, if A is equal to one and B is equal to one, the current path passes through the resistor 24, the transistor 28 and the transistor 32, one A 'E. a slightly more complex logic B and C for the equation whereby an output logic is formed for the Scheme i Fig. 3 shows including three input signals A, forming a nt »ninux signal D according to more 7¶905734-5 wo ¿i ID = A'š + c'š + a'c where the point (.) represents the logic The AND function and the plus sign (+) represent the logical OR function.

Fig. 4 är typisk för CML-logik såsom den används i mul- tiplikatorkretsen enligt uppfinningen. I en teräkningscell in- nefattande en heladderare och en-bits-produktsgenerator multi- pliceras två binära kvantiteter, vars inversiindikeras av sig- nalerna § och É, och adderas resultatet tillflen ingående binär summakvantitet betecknad S och en ingående överförinqskvan- títet betecknad CIN i och :gr bildande av eníutgående binär summakvantitet SOUT samt en utgående överfördngskvantitet COUT.Fig. 4 is typical of CML logic as used in the multiplier circuit of the invention. In a counting cell comprising a full adder and a one-bit product generator, two binary quantities are multiplied, the inversion of which is indicated by the signals § and É, and the result is added to ing an input binary sum quantity denoted S and an input transmission quantity denoted CIN i and : gr formation of an outgoing binary sum quantity SOUT and an outgoing transfer quantity COUT.

Det framgår att kretsen utnyttjar endast npnktransistorer till största delen anslutna i differentiella par och att kretsen in- nefattar mycket få resistanselement. Å Såsom visas i fig. 16 består en fullständig multiplikator- krets principiellt av ett multiplikatorfält dö för utförande av de nödvändiga multiplikations- och additionsstegen, ett par ingångsregister 37 och ett utgångsregister BÉ, vilka kan ha de visade fälten för mest signifikanta produkt (MSP) och minst signifikanta produkt (LSP), samt logik (indikerad endast genom klocksignaler) för grindning av ingångssígnaierna respresente- rande talen som skall multipliceras in i ingängsregistren och grindning av de resulterande produktsignalerna ut ur utgångs- registret. Detta systemarrangemang är konventionellt och är vanligt vid praktiskt taget alla narallella digitala multipli- katorkretsar.It appears that the circuit uses only point transistors for the most part connected in differential pairs and that the circuit includes very few resistance elements. As shown in Fig. 16, a complete multiplier circuit basically consists of a multiplier field die for performing the necessary multiplication and addition steps, a pair of input registers 37 and an output register BÉ, which may have the most significant product (MSP) fields shown. and least significant product (LSP), as well as logic (indicated only by clock signals) for gating the input signals representing the numbers to be multiplied into the input registers and gating the resulting product signals out of the output register. This system arrangement is conventional and is common in virtually all narallel digital multiplier circuits.

Av denna anledning, och eftgrsomuppfínningen principiellt avser kombinationen av strömmodslogik inom varje beräkningscell och en avancerad trippeldíffusionsframställningsprocess, har fullständiga kretsdetaljer för en viss multinlikatorkrets ej inkluderats på ritningarna. Utvídgningen av ÖHL-principerna till alla aspekter av en särskild multiplikatorkrets utgör en rutin- åtgárd för en ingenjör när principerna och framställningsprocns- sen till fullo har förstàtts. Dessutom skulle det kompletta schemat för en stor multiplikatorkrets eríordra 2Ü eller fler ritningsark, vars komplexitet ej skulle tjäna till att fwrtyd- liga uppfinningen ytterligare.For this reason, and since the invention in principle relates to the combination of current mode logic within each computational cell and an advanced triple diffusion fabrication process, complete circuit details for a particular multiniculator circuit have not been included in the drawings. The extension of the ÖHL principles to all aspects of a particular multiplier circuit constitutes a routine measure for an engineer when the principles and manufacturing process have been fully understood. In addition, the complete scheme of a large multiplier circuit would require 2 or more drawing sheets, the complexity of which would not serve to further illustrate the invention.

E 7905134-5 11 Den tippeldiffusionsprocess genom vilken multiplikator- kretsen enligt föreliggande uppfinning framställs illustreras av fig.~5-15. Såsom visas i fig. 6 belägges ett kiselsuhstrat 40 med ett första oxidskikt 42. Såsom visas i fig. 7 avlägsnas sedan ett rektangulärt område eller fönster 44 från det första oxidskiktet 42 och implanteras ett material av N-typ, i detta fall fosfor, i vad som skall bli kollektorområdet av transis- torn 46 i fig. 9 och 10.The tip diffusion process by which the multiplier circuit of the present invention is produced is illustrated by Figs. 5-15. As shown in Fig. 6, a silicon substrate 40 is coated with a first oxide layer 42. As shown in Fig. 7, a rectangular area or window 44 is then removed from the first oxide layer 42 and an N-type material, in this case phosphorus, is implanted in what will be the collector area of the transistor 46 in Figs. 9 and 10.

Ytan av kollektorområdet 46 och ytorna av andra diffu- sionsområden hos transistorn är alla geometriskt designerade med hjälp av en konventionell fotoresistprocess (indikeras sâ~ som PR på ritningarna), vilken ej är närmare illustrerad i de- talj på ritningarna. I en sådan process pålägges i princip en fotokänslig beläggning känd under beteckningen "fotoresist" på oxiden och utsattes denna beläggning därefter selektivt för ultraviolett ljus genom en fotomask (ej visad). I det speciella fallet med kollektorområdet 46 definierar masken det rektangu- lära fönstret 44. Det exponerade fönsteromràdet på fotoresisten tvättas därefter bort och därefter etsas fönsterytan med syra för friläggning av det underliggande kiselsubstratet, vilket ger upphov till det i fig. 7 isade fönstr-t 44. K llektorma- terialet 48 av N-typ kan därefter implanteras i kollektorfönster- området, och det återstående oxidskiktet 42 avlägsnas såsom visas i fig. 8. I en efterföljande_diffusion bildas ett andra oxidskikt 50, såsom visas i fig. 9, och kollektormaterialet 48 av N-typ diffunderas in i substratet 40 i och för bildande av kollektorområdet 46.The surface of the collector area 46 and the surfaces of other diffusion areas of the transistor are all geometrically designed by means of a conventional photoresist process (indicated as PR in the drawings), which is not further illustrated in detail in the drawings. In such a process, in principle, a photosensitive coating known as "photoresist" is applied to the oxide and this coating is then selectively exposed to ultraviolet light through a photomask (not shown). In the particular case of the collector area 46, the mask defines the rectangular window 44. The exposed window area on the photoresist is then washed away and then the window surface is etched with acid to expose the underlying silicon substrate, giving rise to the window t in Fig. 7. 44. The N-type collector material 48 can then be implanted in the collector window area, and the remaining oxide layer 42 is removed as shown in Fig. 8. In a subsequent diffusion, a second oxide layer 50, as shown in Fig. 9, is formed and the collector material 48 of the N-type are diffused into the substrate 40 to form the collector region 46.

Kollektordiffusionsområdet 46 är ungefär 3,5 míkrometer djupt, har en ytkoncentration på 2 x 1017 cm”3 och en ytresi- stans på omkring 500 ohm per kvadrat. Ytresistansen är som he- kant en term som vanligen används för elektrisk resistans av ett ledande eller halvledande skikt. Resistansen mot strdmflodn från ena kanten av ett kvadratiskt ark av ett sådant skikt till den motsatta kanten av skiktet är oberoende av des: yta. r _,r_ Såsom visas i fig. 10 avlägsnas det andra oxidskiktet selektivt i och för bildande av ett basområdesfönster 32. Uflï r av okidskiktet SG placerade utanför kollektoromràdet ån avlA;:~ nas fivenledes. Därefter implanteras ett material av ?-tïï. i *27905734-5 12 detta fall bor, i basområdesfönstret 52, vilket indikeras vid S4, och detta material implanteras även i de frilagda områdena isuhstratet utanför kollektorområdet 46. Såsom framgår av fiq. 11 adderas sedan ett tredje oxidskikt 56, och bormaterialet diffunderar till ett djup av omkring 1,2 mikrometer i och för bildande av basområdet 58. Basområdet har ett djup av omkring 1,2 mikrometer, en ytkoncentration av 1 x 1019 cm_3 och en 22 ytresistans på 150-200 ohm per kvadrat. Bormaterialet av P- Å typ diffunderas även in i det omgivande fältet utanför kollek- torområdet 46. Detta fält 60 ökar ytkoncentrationen av sub- stratet 40 och isolerar intilliggande element från varandra.The collector diffusion area 46 is approximately 3.5 micrometers deep, has a surface concentration of 2 x 1017 cm ”3 and a surface resistance of about 500 ohms per square. Surface resistance is a term commonly used for electrical resistance of a conductive or semiconducting layer. The resistance to current flow from one edge of a square sheet of such a layer to the opposite edge of the layer is independent of its surface. As shown in Fig. 10, the second oxide layer is selectively removed to form a base region window 32. Out of the oxide layer SG located outside the collector region is also removed. Then a material of? -Tïï is implanted. This case resides, in the base area window 52, which is indicated at S4, and this material is also implanted in the exposed areas of the substrate outside the collector area 46. As shown in FIG. 11, a third oxide layer 56 is then added, and the drilling material diffuses to a depth of about 1.2 micrometers to form the base region 58. The base region has a depth of about 1.2 micrometers, a surface concentration of 1 x 1019 cm -1 and a surface resistance of 22 at 150-200 ohms per square. The P-Å type drilling material also diffuses into the surrounding field outside the collector area 46. This field 60 increases the surface concentration of the substrate 40 and insulates adjacent elements from each other.

Såsom visas i fig. 12 avlägsnas därefter det tredje oxid- :i ä ä g _ :Z skiktet 56 selektivt, återigen genom användande av fotoresist- processen i och för friläggning av ett emitterområdesfönster 62 över basområdet 58 och även för friläggning av ett kontinuer- ligt rektangulärt band 64 (fig. 5) över kollektorområdet 46.As shown in Fig. 12, the third oxide layer 56 is then selectively removed, again using the photoresist process to expose an emitter region window 62 over the base region 58 and also to expose a continuous region. rectangular band 64 (Fig. 5) over the collector area 46.

Ett fosforhaltigt emittermaterial av n+-typ implanteras i de frilagda områdena och diffunderas till ettdjup av omkring 0,9 mikrometer i och för bildande av emitterområdet 66 och även i och för bildande av ett kontinuerligt område av +-typ nedan- te får §o+ rnlei-:an v talen-.. a..A phosphorus-containing emitter material of n + type is implanted in the exposed areas and diffused to a depth of about 0.9 micrometers in order to form the emitter region 66 and also in order to form a continuous region of + type below. -: an v talen- .. a ..

Ugulara bandet 64 rlnt kollek t med kollekto området 66 är omkring l X komma i konta fär 18-25 ohm per kvadrat¿ Såsom visas i tig. 13 pålägges ett fjärde oxidskikt 70 över de redan bildade skikten, och avlägsnas detta skikt selek- tivt för friläggning av kontakthål avsedda att upprätta elek- trisk kontakt med de olika halvledaromràdena. Sedan bildas me- tallkontaktremsor, återigen genom användande av en konventio- nell fotoresistprocess som ej visas i detalj. Först páläqgen . . H \ r H ett metalliserat skikt over hela strukturen; sedan palaqges ett íotoresistskikt över metallen, vilket skiktïselektivt exponera: genom en fotolitografisk mask och tvättas bört för att lämna Eotoresistmaterial över de områden av metallen som skall bite- nšllas. Därefter etsas de återstående omaskerade områdena av metallen bort för att lämna de sammankopplande aetallrownorn» men visas på ritningarna. Såsom speciellt franaàr av fia. lå ïildafi en kollektorkontaktremsa 72, vilken npyrattwr wwniutf l Ä 7955734-5 13 med n¿-íältdiffusionsskiktet 60 runt kollektorområdets 46 yttre omkrets, en baskontaktremsa 74, vilken upprättar direkt kon- takt med basområdetn58, och slutligen en emitterkontaktrcmsa 76, vilken upprättar direkt kontakt med emitterområdets 66 cent- rum. Det slutliga steget i tillverkningsprocessen är applice- ringen av ett passiverande oxidskikt 78 över hela strukturen.Ugular band 64 rlnt collection t with the collection area 66 is about l X come in account for 18-25 ohms per square¿ As shown in fig. 13, a fourth oxide layer 70 is applied over the already formed layers, and this layer is selectively removed to expose contact holes intended to establish electrical contact with the various semiconductor regions. Then metal contact strips are formed, again by using a conventional photoresist process which is not shown in detail. First páläqgen. . H \ r H a metallized layer over the entire structure; then a photoresist layer is applied over the metal, which is selectively exposed: through a photolithographic mask and washed off to leave the photoresist material over the areas of the metal to be bitten. Thereafter, the remaining unmasked areas of the metal are etched away to leave the interconnecting aetallrown thorns »but shown in the drawings. As especially franaàr of fia. there is a collector contact strip 72, which is provided with the zero diffusion layer 60 around the outer periphery of the collector area 46, a base contact strip 74 which establishes direct contact with the base area 58, and finally an emitter contact contact. with the emitter area's 66 center. The final step in the manufacturing process is the application of a passivating oxide layer 78 over the entire structure.

Metallkontaktremsorna ?3, 74 och 76 är enkla skikt unge- fär 10.000-15.000 Ångström tjocka (1-1,5 mikrometer}. Varje metalliserat skikt innefattar en tunn första beläggning av ti- tan, ungefär 100 Ångström tjock, varvid den återstående delen av skiktet innefattar koppar och aluminium. Metallremsorna är åtskilda med ett minsta inbördes avstånd på 2 mikrometer ochuppvisaren minsta bredd på 7 mikrometer. Alla andra ele- ment i anordningen har en minsta geometri på 2 mikrometer, vil- ket gäller både bredd och inbördes avstånd. Ytorna av halvle- darområdena kan dimensioneras alltefter önskemål inom dessa geometriska begränsningar. Ytan av emítterområdet 66 i den för närvarande föredragna utföringsformen är ungefär 5-6 mikro- meter och kontakthålen är 3 mikrometer breda.The metal contact strips 3, 74 and 76 are single layers about 10,000-15,000 Angstroms thick (1-1.5 micrometers}. Each metallized layer comprises a thin first coating of titanium, about 100 Angstroms thick, the remaining part of The metal strips are separated by a minimum spacing of 2 micrometers and the minimum width of 7 micrometers.All other elements in the device have a minimum geometry of 2 micrometers, which applies to both width and spacing. of the semiconductor regions can be dimensioned as desired within these geometric constraints.The surface of the emitter region 66 in the presently preferred embodiment is approximately 5-6 micrometers and the contact holes are 3 micrometers wide.

Av ovanstående framgår att föreliggande uppfinning rep resenterar ett betydelsefullt framsteg inom fältet multiplikatnr- kretsar. Speciellt erbåuder uppfinningen en multiplíkatorkrets med en överlägsen hastighets-effektprodukt, men med förmågan att låta sig framställas vid en relativt hög packningsdensitet för uppnâende av maximal Produktionsavkastning. Vidare over- vinner multiplikatorkretsen enligt uppfinningen många av de problem som är naturligt inbyggda i multiplikatorkretsar som utnyttjar emitterföljarlogik. Det inses att fastän en specifik utföringsform av uppfinningen har beskrivits i detalj i illu- strerande syfte, kan många modifieringar utföras utan avvikel- se från uppfinningens grundtanke. Följaktligen begränsas upp- finnïngen endast av de bifogade patentkraven.From the above, it can be seen that the present invention represents a significant advance in the field of multiplier circuits. In particular, the invention provides a multiplier circuit with a superior speed power product, but with the ability to be produced at a relatively high packing density to achieve maximum production yield. Furthermore, the multiplier circuit according to the invention overcomes many of the problems that are naturally built into multiplier circuits that utilize emitter follower logic. It will be appreciated that although a specific embodiment of the invention has been described in detail for illustrative purposes, many modifications may be made without departing from the spirit of the invention. Accordingly, the invention is limited only by the appended claims.

Claims (8)

«1_ la79os734-5 14 PATENTKRAV«1_ la79os734-5 14 PATENTKRAV 1. Anordning för användning i en monolitísk integrerad mul- típlikatorkrets, k ä n n e t e c k n a d av ett flertal NPN-transistorer (Q) och motstånd (R) framställda í enlighet med en högdensítetstrippel-diffusionsprocess som med- ger användning av en minsta geometri om två mikron och i mot- svarande grad små övergångsdjup, i och för åstadkommande av en mycket hög packningsdensitet och motsvarande låg defektfrekvens och låg produktionskostnad, och kretsorgan (fig. 4) för förbindníng av transistorerna och mot- stånden till funktion i strömmodslogik, i och för bildande av en krets med färre och mindre motstånd och en önskvärt låg hastighet~effektprodukt.Device for use in a monolithic integrated multiplier circuit, characterized by a plurality of NPN transistors (Q) and resistors (R) manufactured in accordance with a high density triple diffusion process which allows the use of a minimum geometry of two microns and correspondingly small transition depths, in order to achieve a very high packing density and correspondingly low defect frequency and low production cost, and circuit means (Fig. 4) for connecting the transistors and the resistors to function in current mode logic, in order to form of a circuit with fewer and fewer resistors and a desired low speed ~ power product. 2. Anordning enligt krav l, k ä n n e t e c k n a d av att nämnda kretsorgan innefattar organ för förbíndning av basterminalen av en första av nämnda transistorer (Q20) med en referensspänníng (V92) för tillhanda- hållande av í huvudsak konstant ström genom kollektorn av den första transistorn när spänning pålägges mellan dess kollektor- och emítterterminaler, och organ för förbindning av andra.(Ql1, Ql5r 012, 016: 018, D21: Ql9, Q22) av nämnda transistorer i ett flertal differentíalpar mellan den första transistorns kollektor och en spänningskälla (Vcc), varvid varje differentialpar har gemensamt förbundna emittertermínaler, varvid ett första dífferentialpar (Oll, Ql5) har var och en av dess kollektorterminaler anslutna till ett av motstånden (R4, R5) och sålunda till spänningskällan, 7905734-5 15 varvid ett andra differentialpar (019, 022) har sina emitter- terminaler anslutna till kollektorn av den första transistorn, varvid de återstående differentialparen är anslutna mellan det första och andra differentialparet i och för bildande av en vald strömbana mellan spänningskällan och den första transis- torn, vilken strömbana bestäms av tillstånden av komplementära par av insignaler pålagda basterminalerna av vart och ett av differentialparen, samt varvid komplementära utsignaler erhålles på kollektortermina- lerna av det första differentialparet, vilka utsignaler bestäms av tillstånden av insignalerna och av förbindelsekonfiguratio- nen av dífferentialparen, i och för bildande av en vald logisk funktion av insignalerna.Device according to claim 1, characterized in that said circuit means comprises means for connecting the base terminal of a first of said transistors (Q20) to a reference voltage (V92) for providing substantially constant current through the collector of the first transistor. when voltage is applied between its collector and emitter terminals, and means for connecting others (Ql1, Ql5r 012, 016: 018, D21: Ql9, Q22) of said transistors in a plurality of differential pairs between the collector of the first transistor and a voltage source (Vcc ), each differential pair having commonly connected emitter terminals, a first differential pair (Oll, Q15) having each of its collector terminals connected to one of the resistors (R4, R5) and thus to the voltage source, a second differential pair (7905734-5). 019, 022) have their emitter terminals connected to the collector of the first transistor, the remaining differential pairs being connected between the the first and second differential pairs in order to form a selected current path between the voltage source and the first transistor, which current path is determined by the states of complementary pairs of input signals applied to the base terminals of each of the differential pairs, and whereby complementary output signals are obtained at the collector terminals of the first differential pair, which outputs are determined by the states of the input signals and by the connection configuration of the differential pairs, in order to form a selected logic function of the input signals. 3. Anordning enligt krav 2, k ä n n e t e c k n a d av att insignalerna representerar kvantiteter om en bit som skall adderas, och att utsignalerna representerar en bit av den arit- _ L ' _ __. _ . . @ @ _ _ ~ -a ...a-gun o en ' mEtlSkd Summan av lugn aqâkïfânatltêiêïïlä.3. Device according to claim 2, characterized in that the input signals represent quantities of a bit to be added, and that the output signals represent a bit of the arithmetic. _. . @ @ _ _ ~ -a ... a-gun o en 'mEtlSkd The sum of calm aqâkïfânatltêiêïïlä. 4. Anordning enligt krav 1, k ä n n e t e c k n a d av att kretsorganen förbinder transistorerna och motstånden i och för bildande av en multiplikatorkrets med en låg hastighet- ~effektprodukt och kapabel att utföra parallell multiplikation av två flersiffriga numeriska ingångskvantíteter, i och för bildande av en flersiffrig numerisk utgångskvantitet, och att transistorerna och motstånden bildas på ett enda substrat (40) genom en trippeldiffusionsprocess som erbjuder så låg upp- lösning som två mikron i och för uppnående av hög packningsden- sitet och motsvarande låg defektfrekvens samt låg produktions- kostnad, och att motstånden bildas såsom icke strypta diffusionsregioner av n-typ i substratet. i och för bibehållan- de av hög densitet, låg defektfrekvens och låg produktionskost- nad. _79os734-s 164. An apparatus according to claim 1, characterized in that the circuit means connects the transistors and resistors in order to form a multiplier circuit with a low speed power product and capable of performing parallel multiplication of two multi-digit numerical input quantities, in order to form a multi-digit numerical output quantity, and that the transistors and resistors are formed on a single substrate (40) by a triple diffusion process offering as low a resolution as two microns in order to achieve the high packing density and correspondingly low defect frequency and low production cost, and that the resistors are formed as non-restricted n-type diffusion regions in the substrate. in order to maintain high density, low defect frequency and low production cost. _79os734-s 16 5. Anordning enligt krav 4, k a n n e t e c k n a d av att transistorerna till största delen är anslutna för bildande av ett arrangemang av sammanknutna logikgrindar och konstant- strömorgan, varvid logikgrindarna innefattar organ för styrning av den konstanta strömmen genom logikgrindarna i enlighet med tillstânden av insignalerna som tillföres logikgrindarna, i och för bildande av utsignaler härledda ur insignalerna genom arrangemanget av lfigflvçríndar. 1*Device according to claim 4, characterized in that the transistors are for the most part connected to form an arrangement of interconnected logic gates and constant current means, the logic gates comprising means for controlling the constant current through the logic gates in accordance with the state of the input signals supplied to the logic gates. , in order to form output signals derived from the input signals by the arrangement of low winds. 1 * 6. Anordning enlíut krav 5, k ä n n e t e c k n a d av att logikgrindarna innefattar komplementära par av nämnda tran- sistorerj varvid varje par har sina emitterterminaler samman- kopplade och har komplementära par av ínsignaler pålagda sina respektive basterminaler, varigenom strömmen som tillföras av konstantströmorganen styrs genom den ena eller andra av kollek- torkretsarna av nämnda par av transistorer i enlighet med till- stånden av de komplementära insignalerna.Device according to claim 5, characterized in that the logic gates comprise complementary pairs of said transistor arrays, each pair having their emitter terminals interconnected and having complementary pairs of input signals applied to their respective base terminals, whereby the current supplied by the constant current means is controlled by the one or other of the collector circuits of said pair of transistors in accordance with the states of the complementary input signals. 7. Anordning enligt krav 6, k ä n n e t e c k n a d av att konstantströmorganen innefattar ett flertal av nämnda tran- sistorer. vilka var och en har ett av motstånden i sin emitter- krets och sin basterminal ansluten till en fix referensspän- ning, varvid de återstående motstånden är anslutna mellan en spänningskälla och kollektorterminalerna av vissa av nämnda par av transistorer, i och för bildande av komplementära utspän- ningsnivåer vid kollektorterminalerna av åtminstone ett av nämnda par av transistorer i beroende av vilket av nämnda par som befinner sig i ett ledande tillstånd.7. Device according to claim 6, characterized in that the constant current means comprise a plurality of said transistors. each having one of the resistors in its emitter circuit and its base terminal connected to a fixed reference voltage, the remaining resistors being connected between a voltage source and the collector terminals of some of said pairs of transistors, in order to form complementary output voltages levels at the collector terminals of at least one of said pairs of transistors depending on which of said pairs is in a conducting state. 8. Anordning enligt krav 4, k ähn n e t e c k n a d av att var och en av nämnda transistorer har en kollektorregion av N-typ diffunderad till ett djup av approximativt 3,5 mikron, en basregion av P-typ diffunderad till ett djup av approximativt 1.2 mikron in i kollektorregionen och en emitterregion av N+- typ diffunderad till ett djup av approximativt 0,9 mikron in i basregionen.Device according to claim 4, characterized in that each of said transistors has an N-type collector region diffused to a depth of approximately 3.5 microns, a P-type base region diffused to a depth of approximately 1.2 microns. into the collector region and an emitter region of the N + type diffused to a depth of approximately 0.9 microns into the base region.