SE443682B - MOSFET DEVICE FOR HIGH VOLTAGE USE - Google Patents

MOSFET DEVICE FOR HIGH VOLTAGE USE

Info

Publication number
SE443682B
SE443682B SE7908479A SE7908479A SE443682B SE 443682 B SE443682 B SE 443682B SE 7908479 A SE7908479 A SE 7908479A SE 7908479 A SE7908479 A SE 7908479A SE 443682 B SE443682 B SE 443682B
Authority
SE
Sweden
Prior art keywords
emitter
area
areas
conductivity
channels
Prior art date
Application number
SE7908479A
Other languages
Swedish (sv)
Other versions
SE7908479L (en
Inventor
A Lidow
T Herman
V Rumennik
Original Assignee
Int Rectifier Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=26715426&utm_source=***_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=SE443682(B) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Int Rectifier Corp filed Critical Int Rectifier Corp
Publication of SE7908479L publication Critical patent/SE7908479L/en
Publication of SE443682B publication Critical patent/SE443682B/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate

Landscapes

  • Microelectronics & Electronic Packaging (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thyristors (AREA)
  • Bipolar Transistors (AREA)
  • Amplifiers (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)

Description

7908479-4 2 bulkområde av n-typ. Ström från varje källa kan strömma ge- nom respektive kanal (efter alstrande av inversionsskiktet som definierar kanalen), så att majoritetsbärarledning kan strömma genom bulkområdet och över den tunna kristallplattan eller chipen till kollektorelektroden. Kollektorelektroden kan vara anordnad på den motsatta ytan av kristallplattan el- ler på ett i sidled förskjutet ytomrâde från emitterelektro- derna. Denna konfiguration genomföres med användning av de lämpliga tillverkningsmetoderna hos D-MOS-anordningen, vil- ken medger exakt inriktning av de olika elektroderna och ka- nalerna och medger användning av ytterst små kanallängder.b Även om anordningen av ovannämnda konfiguration tidigare kan ha beskrivits för en anordning av MOSFET-signaltyp, är kon- struktionen icke densamma som för sedvanligen använda signal- MOSFET-anordningen. 7908479-4 2 bulk area of n-type. Current from each source can flow ge- nom respective channel (after generating the inversion layer defining the channel), so that majority carrier management can flow through the bulk area and over the thin crystal plate or the chip to the collector electrode. The collector electrode may be arranged on the opposite surface of the crystal plate or on a laterally offset surface area from the emitter electrode derna. This configuration is performed using the appropriate manufacturing methods of the D-MOS device, allows precise alignment of the various electrodes and channels and allows the use of extremely small channel lengths.b Although the device of the above configuration can previously described for a MOSFET signal type device, is con- instruction is not the same as for commonly used signaling The MOSFET device.

Anordningen bildas i princip i ett n(-)-substrat, vilket uppvisar den relativt höga resistiviteten, som är nöd- vändig för erhållande av den önskade backspänningsförmâgan hos anordningen. För en 400 volt anordning uppvisar t.ex. n(-)-området en resistivitet av cirka 20 ohm-cm. Emellertid har just denna erfordrade höga resistivitetsegenskap föror- sakat att inkopplingsresistansen för MOSFET-anordningen, då denna användes som en strömställare, blir relativt hög.The device is in principle formed in an n (-) substrate, which exhibits the relatively high resistivity required necessary to obtain the desired reverse voltage capability of the device. For a 400 volt device, e.g. n (-) - the range a resistivity of about 20 ohm-cm. However this particular required high resistivity property has caused the connection resistance of the MOSFET device, then this was used as a switch, becomes relatively high.

I enlighet med föreliggande uppfinning har det visat sig att i den övre delen av det centrala bulkområdet, till vilket de två inversionsskikten matar ström i banan för kol- lektorelektroden, kan det centrala området omedelbart under styrelektrodoxiden bestå av ett material av relativt låg re- sistivitet, bildat t.ex. genom en n(+)-diffusion i detta ka- nalområde, utan att påverkar backspänníngsegenskaperna hos anordningen.In accordance with the present invention, it has been shown that in the upper part of the central bulk area, to which the two inversion layers supply current in the path of the carbon lecturer electrode, the central area can immediately below the gate electrode consists of a material of relatively low sistivity, formed e.g. by an n (+) diffusion in this area, without affecting the reverse voltage characteristics of the device.

Mera specifikt, och i enlighet med uppfinningen, kommer denna vanliga kanal att uppvisa en övre del under styrelektrodoxiden och en undre bulkdel som når fram till kollektorelektroden. Den undre delen uppvisar den höga resis- tiviteten, som eftersträvas för bildning av den höga back- spänningsförmâgan, och uppvisar ett djup beroende på den öns- 7908479-4 kade backspänningen för anordningen. För en 400 volt anord- ningen kan sålunda det undre n(-1-området uppvisa ett djup av 35 Inn, medan för en 90 volt anordning det uppvisar ett djup av cirka 8 /nn. Andra djup kan väljas på den önskade backspänningen hos anordningen för erhållande av det nödvän- diga tjockare bristområdet, som erfordras för att förhindra genomslag under backspänningsbetingelser. Den övre delen av kanalen göres höggradigt konduktiv n(+) till ett djup av cir- ka 3 - 6 /nn. Det har visat sig att detta icke påverkar för- mågan till backspänningsmotstånd hos anordningen. Emellertid minskar inkopplinsresistansen per ytenhet hos anordningen med mera än en faktor två. Den erhållna anordningen blir konkur- renskraftig till konventionella bipolära strömställaranord- ningar för högspänningsbruk eftersom den bibehåller samtliga fördelar hos MOSFET-anordningen jämfört med den bipolära anordningen, men uppvisar nu den relativt låga framresistan- sen, vilken var den huvudsakliga kännetecknande fördelen hos den bipolära anordningen.More specifically, and in accordance with the invention, this regular channel will have an upper part below the gate electrode and a lower bulk member reaching the collector electrode. The lower part shows the high resistance activity, which is sought for the formation of the high back- tension capacity, and exhibits a depth depending on the desired 7908479-4 increased the reverse voltage of the device. For a 400 volt device Thus, the lower n (-1 region may have a depth of 35 Inn, while for a 90 volt device it exhibits one depth of about 8 / nn. Other depths can be selected at the desired the reverse voltage of the device for obtaining the necessary thicker the deficiency area, which is required to prevent breakdown under reverse voltage conditions. The upper part of the channel is made highly conductive n (+) to a depth of ka 3 - 6 / nn. It has been shown that this does not affect the ability to reverse voltage resistance of the device. However reduces the coupling lens resistance per unit area of the device by more than a factor of two. The device obtained becomes competitive clean to conventional bipolar switch devices. high voltage applications because it retains all advantages of the MOSFET device over the bipolar one device, but now has the relatively low forward resistance sen, which was the main characteristic advantage of the bipolar device.

Föreliggande uppfinning avser även en ny MOSFET-an- ordning för högspänningsbruk med låg framresistans, där emel- lertid en mycket hög packningstäthet är tillgänglig och vil- ken kan göras med relativt enkla masker. Anordningen uppvi- sar vidare en relativt låg kapacitans.The present invention also relates to a new MOSFET device scheme for high-voltage use with low forward resistance, where however, a very high packing density is available and can be done with relatively simple masks. The device sar further a relatively low capacitance.

Vardera av de individuellt åtskilda emitteromrâdena är, i enlighet med en föredragen utföringsform av uppfinning- en, av polygonal konfiguration och är företrädesvis hexago- nala för att tillförsäkra ett konstant mellanrum längs huvud- längderna för de på kroppens yta placerade emitterområdena.Each of the individually separated emitter areas is, in accordance with a preferred embodiment of the invention, one, of polygonal configuration and is preferably hexagonal. to ensure a constant spacing along the main the lengths of the emitter areas located on the surface of the body.

Ett extremt stort antal små hexagonala emitterelement kan bildas i samma yta av halvledarkroppen för en given anord- ning. Exempelvis kan 6600 hexagonala emitteromrâden bildas på en chip-yta med en dimension av cirka 2,54 x 3,56 mm för bildning av en effektiv kanalbredd av cirka 558,8 mm, vilket sålunda medger mycket hög strömkapacitet för anordningen.An extremely large number of small hexagonal emitter elements can formed in the same surface of the semiconductor body for a given device ning. For example, 6600 hexagonal emitter ranges may be formed on a chip surface with a dimension of about 2.54 x 3.56 mm for formation of an effective channel width of about 558.8 mm, which thus allowing very high current capacity for the device.

Utrymmet mellan de angränsande emitterelementen kan innehålla en polykisel-styrelektrod eller någon annan styr- elektrod, där styrelektroden är i kontakt över ytan på anord- 7908479-4 ningen med långsträckta kontaktfingrar,.vilka tillförsäkrar god kontakt över hela ytan av anordningen.The space between the adjacent emitter elements can include a polysilicon gate or other gate electrode, where the control electrode is in contact across the surface of the device. 7908479-4 with elongated contact fingers, which ensure good contact over the entire surface of the device.

Vardera av de polygonala emitteromràdena är i kon- takt med ett homogent konduktivt skikt, som är i kontakt med de individuella polygonala emitterelementen genom öppningar i ett isoleringsskikt, som täcker emitterområdena, vilka öppningar kan bildas genom konventionell D-MOS-fotolitografi- teknik. Ett förbindningsområde för emitterskikt anordnas där- efter för emitterledaren-och ett förbindningsområde för ett styrelektrodskikt är anordnat för de lângsträckta styr- _ elektrodfingrarna och ett kollektorförbindningsområde anord- nas på den motsatta ytan av halvledaranordningen.Each of the polygonal emitter regions is in con- rate with a homogeneous conductive layer, which is in contact with the individual polygonal emitter elements through openings in an insulating layer covering the emitter regions, which apertures can be formed by conventional D-MOS photolithography. technique. A connection area for emitter layers is arranged there. after for the emitter conductor and a connection area for one control electrode layer is provided for the elongate control the electrode fingers and a collector connection area arranged on the opposite surface of the semiconductor device.

En mångfald sådana anordningar kan bildas från en enda halvledarkristallplatta och de individuella elementen kan separeras från varandra genom ristning eller någon annan lämplig metod.A variety of such devices can be formed from one single semiconductor crystal plate and the individual elements can be separated from each other by carving or someone else appropriate method.

I enlighet med en annan egenskap hos föreliggande uppfinning uppvisar området av p-typ, som definierar kanalen under styrelektrodoxiden, en relativt djupt diffunderad del under emittern så att diffusionsomrâdet av p-typ uppvisar en stor krökningsradie i det epitaxiella n(-I-skiktet, som bil- dar kroppen på anordningen. Denna djupare diffusion eller djupare övergång har visat sig förbättra spänningsgradienten vid kanten på anordningen och medger sålunda användning av anördningen med högre backspänningar.In accordance with another feature of the present invention invention exhibits the p-type region defining the channel below the gate electrode, a relatively deeply diffused portion below the emitter so that the p-type diffusion range has a large radius of curvature in the epitaxial n (-I layer, which the body of the device. This deeper diffusion or deeper transition has been shown to improve the voltage gradient at the edge of the device and thus allows the use of the device with higher reverse voltages.

Nedan beskrives uppfinningen med hänvisning till bifogade ritningar, där fig. l är en planvy av en MOSFET-chip för högspän- ningsbruk, som omfattar föreliggande uppfinning och i synner- het illustrerar metalliseringsmönstren för de två emitter- elementen och styrelektroden, fig. 2 är en tvärsnittsvy av fig. l längs linjen 2 - 2 i fig. l, ' fig. 3 är en tvärsnittsvy liknande fig. 2, som vi- sar det första steget i framställningsprocessen för chipen enligt fig. l och 2, i synnerhet stegen för p(+)-kontakt- injiceringen och diffusionen, 7908479-4 5 fig. 4 visar det andra steget vid framställningspro~ cessen, nämligen n(+)-injicerings- och diffusionssteget, fig. 5 visar ett ytterligare steg vid framställnings- processen av chipen enligt fig. 1 och 2, och visar kanalin- jicerings- och diffusionssteget, fig. 6 visar ett ytterligare steg vid framställnings- sättet och illustrerar'emitter-förutfäl1nings- och diffusions- steget, vilket föregår det sista steget där styrelektrodoxi- den utskäres för metalliseringssteget, vilket ger anordningen enligt fig. 2, fig. 7 är en planvy av metalliseringsmönstret av ën annan utföringsform av uppfinningen, fig. 8 är en tvärsnittsvy av fig. 7 längs linjen 8 - 8 i fig. 7, fig. 8a är en vy liknande fig. 2 och visar en modi- fierad emitterkontaktkonfiguration, fig. 9 visar formen för framströmskarakteristikan för en anordning liknande den i fig. 2 där området 40 under oxiden är n(-), fig. 10 visar formen för karakteristikan för en an- ordning identisk med den i fig. 2, där området 40 har hög n(+)-konduktivitet, fig. 11 är en planvy av ett färdigt element på en tunn halvledarkristallplatta före avskiljandet av elementet från återstoden av kristallplattan, fig. 12 är en förstorad detalj av styrelektrodskik- tet för att illustrera sambandet mellan styrelektrodkontak- ten och emitterpolygonerna i omrâdet för styrelektrodskik- tet , ' fig. 13 är en detaljerad planvy av en liten del av emitteromrâdet under ett stadium av framställningsproces- sen för anordningen, fig. 14 är en tvärsnittsvy av fig. 3 längs linjen 14 - 14 i fig. 13, och fig. 15 liknar fig. 14 och visar tillförandet av en polykisel-styrelektrod, en emitterelektrodanordning och kol- lektorelektrod på kristallplattan. ' 7908479-4 6 En första utföringsform av den nya MOSFET-anord- ningen enligt föreliggande uppfinning visas i fig. l och 2, som visar en chip av monokristallint kisel 20 (eller något annat lämpligt material), där anordningens elektroder följer den serpentinbana 21, som bäst framgår av fig. l, för att öka den strömbärande ytan för anordningen. Andra geometrier kan även användas..Den illustrerade anordningen har en back- spänning av cirka 400 volt och en inkopplingsresistans mindre än cirka 0,4 ohm med en kanalbredd av 50 cm. Anordningar med backspänningar av 90 - 400 volt har framställts. 400 volt anordningarna har burit pulsströmmar av 30 amper. 90 volt B anordningarna har uppvisat framriktade inkopplingsresistan- ser av cirka 0,1 ohm med en kanalbredd av 50 cm och har bu- rit pulsströmmar upp till 100 amper. Anordningar med högre och lägre spänning kan även framställas med olika kanalbred- der.The invention is described below with reference to attached drawings, there Fig. 1 is a plan view of a MOSFET chip for high voltage which encompasses the present invention and in particular illustrates the metallization patterns of the two emitters. the elements and the control electrode, Fig. 2 is a cross-sectional view of Fig. 1 taken along the line 2 - 2 in Fig. 1, ' Fig. 3 is a cross-sectional view similar to Fig. 2, showing sar the first step in the manufacturing process of the chip according to Figs. 1 and 2, in particular the steps of p (+) - contact the injection and diffusion, 7908479-4 5 Fig. 4 shows the second step in the manufacturing process process, namely the n (+) - injection and diffusion step, Fig. 5 shows a further step in the production the process of the chip according to Figs. 1 and 2, and shows the channel the icing and diffusion step, Fig. 6 shows a further step in the production method and illustrates the emitter pre-precipitation and diffusion step, which precedes the last step where the electrode it is cut out for the metallization step, which gives the device according to Fig. 2, Fig. 7 is a plan view of the metallization pattern of a another embodiment of the invention, Fig. 8 is a cross-sectional view of Fig. 7 taken along the line 8 - 8 in Fig. 7, Fig. 8a is a view similar to Fig. 2 and shows a modi- emitter contact configuration, Fig. 9 shows the shape of the forward current characteristic for a device similar to that of Fig. 2 where the area 40 below the oxide is n (-), Fig. 10 shows the form of the characteristic of an order identical to that of Fig. 2, where the area 40 is high n (+) - conductivity, Fig. 11 is a plan view of a finished element on a thin semiconductor crystal plate before separating the element from the remainder of the crystal plate, Fig. 12 is an enlarged detail of the gate electrode to illustrate the relationship between control electrode contact and the emitter polygons in the control electrode layer area tet, ' Fig. 13 is a detailed plan view of a small part of the emitter area during a stage of the manufacturing process late for the device, Fig. 14 is a cross-sectional view of Fig. 3 taken along the line 14 to 14 in Fig. 13, and Fig. 15 is similar to Fig. 14 and shows the addition of a polysilicon control electrode, an emitter electrode device and carbon lecturer electrode on the crystal plate. ' 7908479-4 6 A first embodiment of the new MOSFET device the embodiment of the present invention is shown in Figures 1 and 2, showing a monocrystalline silicon chip (or something) other suitable material), where the electrodes of the device follow the serpentine path 21, best seen in Fig. 1, to increase the current-carrying surface of the device. Other geometries can also be used..The illustrated device has a back- voltage of about 400 volts and a connection resistance less than about 0.4 ohms with a channel width of 50 cm. Devices with back voltages of 90 - 400 volts have been produced. 400 volts the devices have carried pulse currents of 30 amps. 90 volts B the devices have exhibited targeted connection resistances. of about 0.1 ohm with a channel width of 50 cm and has draw pulse currents up to 100 amps. Devices with higher and lower voltage can also be produced with different channel widths. there.

För närvarande kända MOSFET-anordningar uppvisar mycket högre inkopplingsresistanser än den ovannämnda. Exem- pelvis skulle en 400 volt MOSFET, som är jämförbar med den nedan beskrivna anordningen men framställd enligt tidigare teknik, normalt uppvisa en inkopplingsresistans mycket över- stigande 1,5 ohm, jämfört med en inkopplingsresistans mindre än cirka 0,4 ohm i en anordning tillverkad enligt denna upp- finning. Vidare uppvisar MOSFET-omkopplingsanordningen enligt föreliggande uppfinning samtliga av de önskvärda fördelarna hos MOSFET-anordningen, eftersom den fungerar som en majori- tetsbäraranordning. Dessa fördelar innefattar hög omkopp- lingshastighet, hög förstärkning och undvikande av de sekun- dära genombrottsegenskaper, som existerar i minoritetsbärar- anordningar.Currently known MOSFET devices exhibit much higher connection resistances than the above. Eczema pelvis would a 400 volt MOSFET, which is comparable to it device described below but manufactured as before technology, normally exhibit a coupling resistance very rising 1.5 ohms, compared to a connection resistance less than about 0.4 ohms in a device manufactured in accordance with this finding. Furthermore, the MOSFET switching device according to present invention all of the desired advantages of the MOSFET device, as it acts as a major tets carrier device. These benefits include high switching speed, high gain and avoidance of the secondary such breakthrough properties, which exist in minority devices.

Anordningen enligt fig. l och 2 uppvisar två emit- terelektroder 22 och 23, vilka är åtskilda genom en metalli- serad styrelektrod 24, vilken är fäst till men skild från halvledaranordningens yta genom ett kiseldioxidskikt 25.The device according to Figs. 1 and 2 has two emitters. electrodes 22 and 23, which are separated by a metallic electrode control electrode 24, which is attached to but separate from the surface of the semiconductor device through a silicon dioxide layer 25.

Serpentinbanan, som följes av styrelektrodoxiden 24 uppvisar en längd av 50 cm och 667 slingor, men visas förenklat i fig. 1. Andra kanalbredder kan användas. Emitterelektroderna 22 7908479-4 och 23 kan vara förlängda i sidled, såsom visas, för att fungera som fältplattor för att underlätta utbredning av bristomrâdet, som skapas under backspänningsbetingelser. Var- dera av emitterelektroderna 22 och 23 tillför ström till en gemensam kollektorelektrod 26, vilken är fäst till undersidan på kristallplattan. De relativa dimensionerna för anordning- en, i synnerhet ifråga om tjockleken, har höggradigt över- drivits i fig. 2 av tydlighetsskäl. Kiselchipen eller -kristallplattan 20 är bildad på ett n(+)-substrat, vilket kan uppvisa en tjocklek av cirka 0,356 mm. Ett epitaxiellt n(-)-skikt är utfällt på substrat på 20 och uppvisar en tjocklek och resistivitet beroende på den önskade backspän- t. ningen. Samtliga övergångar är bildade i detta epitaxiella skikt, vilket kan uppvisa en relativt hög resistivitet. I den beskrivna utföringsformen har det epitaxiella skiktet en tjocklek av cirka 35 /nn och en resistivitet av cirka 20 ohm-cm. För en 90 volt anordning skulle det epitaxiella skiktet 20 vara cirka 10 /nn tjockt och uppvisa en resisti- vitet av cirka 2,5 ohm-cm. En kanalbredd av 50 cm användes även för åstadkommande av den önskade strömbärande kapacite- ten för anordningen.The serpentine path followed by the gate electrode 24 exhibits a length of 50 cm and 667 loops, but is shown simplified in fig. 1. Other channel widths can be used. The emitter electrodes 22 7908479-4 and 23 may be extended laterally, as shown, to act as field plates to facilitate the spread of the fault area, which is created under reverse voltage conditions. Where- one of the emitter electrodes 22 and 23 supplies current to one common collector electrode 26, which is attached to the underside on the crystal plate. The relative dimensions of the device one, in particular in terms of thickness, has greatly driven in Fig. 2 for clarity. The silicon chip or the crystal plate 20 is formed on an n (+) substrate, which can have a thickness of about 0.356 mm. An epitaxial n (-) layer is deposited on substrate of 20 and has a thickness and resistivity depending on the desired reverse voltage t. ningen. All transitions are formed in this epitaxial layer, which can exhibit a relatively high resistivity. IN in the described embodiment, the epitaxial layer has one thickness of about 35 / nn and a resistivity of about 20 ohm-cm. For a 90 volt device, it would be epitaxial layer 20 be about 10 .mu.m thick and have a resistive white of about 2.5 ohm-cm. A channel width of 50 cm was used also to achieve the desired current-carrying capacity for the device.

I en föredragen utföringsform av uppfinningen före- ligger ett lângsträckt serpentinformat område av p(+)-konduk- tivitet under vardera av emitterelektroderna 22 och 23, som * sålunda sträcker sig kring den i fig. l visade serpentin- banan. Dessa p(+)-områden visas i fig. 2 som p(+)-områdena 30 respektive 31; och liknar sådana enligt tidigare teknik förutom att det maximala p(+)-områdesdjupet är höggradigt förstorat för att bilda en stor krökningsradie. Dettamedger att anordningen motstâr högre backspänningar. Exempelvis är djupet för områdena 30 och 31 företrädesvis cirka 4 /mn vid dimensionen X i fig. 2 och cirka 3 /nn vid dimensionen Y i fig. 2.In a preferred embodiment of the invention, is an elongated serpentine-shaped region of p (+) - conductive activity under each of the emitter electrodes 22 and 23, which * thus extends around the serpentine shown in Fig. 1. banana. These p (+) areas are shown in Fig. 2 as the p (+) areas 30 and 31, respectively; and similar to those of the prior art except that the maximum p (+) - area depth is high degree enlarged to form a large radius of curvature. Dettamedger that the device withstands higher reverse voltages. For example, is the depth of the areas 30 and 31 is preferably about 4 / mn at dimension X in Fig. 2 and about 3 / nn at dimension Y in Fig. 2.

Genom användning av D-MOS-tillverkningsteknik bildas tvâ n(+1-områden 32 och 33 under emitterelektroderna 22 res- pektive 23 och definierar, med p(+)-områdena 30 och 31 kanal- områden 34'respektive 35 av n-typ. Kanalområdena 34 och 35 är 7908479-4 8 placerade under styrelektrodoxid 25 och kan inverteras genom lämpligt anbringande av en förspänningssignal till styr- elektrod 24 för att medge ledning från emitter 22 och emit~ ter 23 genom inversionsskikten in i det centrala området be- läget under styrelektrod 24 och därefter till kollektor- elektrod 26. Kanalerna 34 och 35 kan vardera uppvisa en längd av cirka 1 inn.Through the use of D-MOS manufacturing technology is formed two (+ 1 regions 32 and 33 below the emitter electrodes 22). respectively 23 and defines, with p (+) - the areas 30 and 31 channel areas 34 'and n-type respectively. Channel areas 34 and 35 are 7908479-4 8 placed under gate electrode 25 and can be inverted through appropriate application of a bias signal to the control electrode 24 to allow conduction from emitter 22 and emitter ~ 23 through the inversion layers into the central area position under control electrode 24 and thereafter to the collector electrode 26. The channels 34 and 35 may each have a length of about 1 inn.

Det har tidigare ansetts nödvändigt att det centrala n(-)-området mellan kanalerna 34 och 35 (och mellan p(+)-om- rådena 30 och 311 bör uppvisa en hög resistivitet för att medge att anordningen motstår höga backspänningar. Emeller- tid är n(~)-materialet med relativt hög resistivitet likaså en signifikant bidragande faktor till den höga framriktade inkopplingsresistansen för anordningen.It has previously been considered necessary to centralize n (-) - the area between channels 34 and 35 (and between p (+) - areas 30 and 311 should exhibit a high resistivity to allow the device to withstand high reverse voltages. Emeller- time is the n (~) material with relatively high resistivity as well a significant contributing factor to the high targeted the connection resistance of the device.

I enlighet med den signifikanta egenskapen hos före- liggande uppfinning göres en signifikant del av detta cent- rala ledande område relativt högkonduktivt och består av ett n(+)-område 40 beläget omedelbart under styrelektrod- oxiden 25. n(+)-området 40 uppvisar ett djup av cirka 4 )nn och kan variera i omrâdet 3 - 6 Inn. Även om dess exakta konduktivitet icke är känd, och varierar med djupet, är den hög i förhållande till det därunder liggande n(-1-omrâdet.In accordance with the significant characteristic of the present invention makes a significant part of this cent. conductive area is relatively highly conductive and consists of an n (+) region 40 located immediately below the control electrode the oxide 25. n (+) - the region 40 has a depth of about 4) nn and may vary in the range of 3 - 6 Inn. Although its exact conductivity is not known, and varies with depth, it is high in relation to the underlying n (-1 range.

I synnerhet uppvisar området 40 en hög konduktivitet, vilken skulle kunna bestämmas genom en total joninjicerad dosering av cirka l x 101? - l x 1014 fosforatomer/cmz vid 50 kV, följt av en diffusionspâverkan vid 1150 - 12500 C under 30 - 240 minuter. Det har visat sig att genom detta omrâde 40 bildas av n(+)-material med relativt hög konduktivitet genom en diffusion eller pâ annat sätt, förbättras anordningens egenskaper signifikant och den framriktade inkopplingsresis- tansen för anordningen reduceras genom en faktor större än två. Vidare har det visat sig att anordnandet av det hög- konduktiva omrâdet 40 icke interfererar med backspännings- egenskaperna hos anordningen. Sålunda har genom att omrâdet under styrelektrodoxiden 25 och mellan kanalerna 34 och 35 gjorts mera högkonduktivt, den framriktade inkopplingsresis- 7908479-4 tansen för den slutgiltiga omkopplingsanordningen för hög- spänningsbruk signifikant reducerats-och MOSFET-anordningen blir mycket mera konkurrenskraftig till en ekvivalent anord- ning av övergångstyp, medan den fortfarande bibehåller samt- liga fördelar hos MOSFET-majoritetsbärarfunktionen.In particular, the area 40 exhibits a high conductivity, which could be determined by a total ion-injected dose of about l x 101? - 1 x 1014 phosphorus atoms / cm 2 at 50 kV, followed by a diffusion effect at 1150 - 12500 C below 30 - 240 minutes. It has been found that through this area 40 is formed by n (+) - material with relatively high conductivity through a diffusion or otherwise, improves the device characteristics significantly and the targeted connection resistance the density of the device is reduced by a factor greater than two. Furthermore, it has been found that the arrangement of the the conductive region 40 does not interfere with the reverse voltage the characteristics of the device. Thus, by the area below the gate electrode 25 and between the channels 34 and 35 made more highly conductive, the targeted connection resistor 7908479-4 for the final switching device for high-speed voltage usage significantly reduced and the MOSFET device becomes much more competitive to an equivalent device transition type, while still maintaining the benefits of the MOSFET majority carrier function.

I ovannämnda beskrivning av fig. l och 2 har det antagits, att ledningskanalerna 34 och 35 är av p(+)-mate- rial och inverteras sålunda till en ledningsförmåga av n-typ dför erhållande av en majoritetsbärarledningskanal från emitt- rarna 22 och 23 till det centrala omrâdet 40 vid anbringande av en lämplig styrspänning. Emellertid är det uppenbart att samtliga dessa ledningsförmågetyper kan omkastas så att an- ordningen kan arbeta som en p~kanalanordning i stället för n-kanalanordning, såsom beskrivits här.In the above description of Figs. 1 and 2, it has it has been assumed that the conduits 34 and 35 are of p (+) and is thus inverted to an n-type conductivity for obtaining a majority carrier channel from the issuer 22 and 23 to the central area 40 upon application of a suitable control voltage. However, it is obvious that all of these types of conductivity can be reversed so that the arrangement can act as a p ~ channel device instead of n-channel device, as described here.

En process, genom vilken anordningen i fig. 1 och 2 kan konstrueras, visas i fig. 3 - 6. Med hänvisning till fig. 3 visas basplattan 20 som ett n(+)-material med ett epitaxiellt utfällt n(-)-omrâde ovanpå detta. Ett tjockt oxidskikt 50 bildas på kristallplatta 20 och fönster 51 och 52 öppnas däri. De öppna fönstren 51 och 52 exponeras för en stråle av boratomer i en joninjiceringsanordning för bildning av p(+)-områden. Därefter bringas de injicerade bor- atomerna att diffundera djupare in i kristallplattan för bildning av det avrundade p(+1-koncentrationsomrâdet, som vi- sas i fig. 3, vilket kan uppvisa ett djup av cirka 4 )mL Under denna diffusion växer grunda oxidskikt 53 och 54 över fönstren 51 och 52.A process by which the device of Figs. 1 and 2 can be constructed, is shown in Figs. 3 - 6. With reference to Fig. 3 shows the base plate 20 as an n (+) material with a epitaxially precipitated n (-) region on top of this. A thick oxide layer 50 is formed on crystal plate 20 and window 51 and 52 are opened therein. The open windows 51 and 52 are exposed for a beam of boron atoms in an ion injection device for formation of p (+) - areas. Then the injected bores are brought the atoms to diffuse deeper into the crystal plate for formation of the rounded p (+ 1 concentration range, which is shown in Fig. 3, which may have a depth of about 4) mL During this diffusion, shallow oxide layers 53 and 54 overgrow windows 51 and 52.

Såsom visas i fig. 4 är fönstren 61 och 62 utskurna i oxidskiktet 50 och en n(+)-injicering sker för injicering av n(+)-områdena 63 och 64 i det epitaxiella n(-)-skiktet.As shown in Fig. 4, the windows 61 and 62 are cut out in the oxide layer 50 and an n (+) injection is made for injection of the n (+) regions 63 and 64 of the epitaxial n (-) layer.

Denna n(+)-injicering kan utföras med en fosforstrâle. Där- efter utsättes de injicerade områdena för diffusionssteg så att områdena 63 och 64 expanderar och fördjupas till ett djup av cirka 3,5 /nn med en koncentration bestämd genom en injiceringsdos av 1 x 1012 -11 x 1014 fosforatomer/cm2 följt av en diffusion under en tid av från 30 minuter till 7908479-4 10 4 timmar vid 1150 - 12500 C. Som framgår nedan ger områdena 63 och 64 det nya n(+)-området, vilket väsentligen reduce- rar inkopplingsresistansen för anordningen.This n (+) injection can be performed with a phosphor jet. Where- after, the injected areas are subjected to diffusion steps so that areas 63 and 64 expand and deepen into one depth of about 3.5 / nn with a concentration determined by a injection dose of 1 x 1012 -11 x 1014 phosphorus atoms / cm2 followed by a diffusion for a period of from 30 minutes to 7908479-4 10 4 hours at 1150 - 12500 C. As shown below gives the areas 63 and 64 the new n (+) range, which significantly reduces the connection resistance of the device.

Det torde noteras att n(+)-områdena 63 och 64 kan, om så önskas, epitaxiellt utfällas och behöver icke diffun- deras. Likaså kan den här beskrivna anordningen tillverkas genom vilken önskad process som helst, vilket är uppenbart för fackmannen.It should be noted that the n (+) areas 63 and 64 can, if desired, epitaxially precipitates and does not need to dif- their. The device described here can also be manufactured by any desired process, which is obvious for the person skilled in the art.

Nästa steg i processen visas i fig. S och utgöres av det kanalinjicerings- och diffusionssteg, där p(+)-om- rådena 71 och 72 bildas genom samma fönster 61 och 62, som “ användes för n(+)-injiceringen för områdena 63 och 64. p(+)-områdena 71 och 72 bildas genom injicering med en bor- stråle till en dosering av cirka 5 x 1013 - 5 x 1014 atomer/cmz följt av diffusion under 30 - 120 minuter vid 1150 - 12so° c. ' Därefter, såsom visas i fig. 6, utföres steg för emitter-förutfällning och diffusion av emitterområdena 32 och 33. Detta genomföres genom ett konventionellt och icke- kritiskt fosfordiffusionssteg, där diffusionen fortskrider genom fönstren 61 och 62 så att emitterområdena 32 och 33 atomatiskt inriktas i förhållande till de övriga tidigare bildade områdena. Sålunda placeras kristallplattan i en ugn och exponeras för POCI3 suspenderat i en bärargas under 10 -'50 minuter vid en temperatur av 850 - 10000 C.The next step in the process is shown in Fig. S and is constituted of the channel injection and diffusion step, where p (+) - areas 71 and 72 are formed by the same window 61 and 62, which “ was used for the n (+) injection for areas 63 and 64. p (+) - areas 71 and 72 are formed by injection with a boron jet to a dosage of about 5 x 1013 - 5 x 1014 atoms / cm 2 followed by diffusion for 30 - 120 minutes at 1150-12 ° C. ' Then, as shown in Fig. 6, steps for emitter pre-precipitation and diffusion of the emitter regions 32 and 33. This is done through a conventional and non- critical phosphorus diffusion step, where the diffusion proceeds through the windows 61 and 62 so that the emitter areas 32 and 33 atomically oriented in relation to the others previously formed areas. Thus, the crystal plate is placed in an oven and exposed to POCl 3 suspended in a carrier gas for 10 -'50 minutes at a temperature of 850 - 10000 C.

Då detta steg slutförts, bildas den grundläggande övergângskonfigurationen, som erfordrades i fig. 2, med korta p(+)-områden placerade under oxiden 50 för att funge- ra som ledningskanal för den färdiga konstruerade anord- ningen och med n(+1-område, som fyller omrâdet mellan ka- nalerna 34 och 35 och mellan p(+)-områdena 30 och 31. Till- verkningsprocessen fortsätter därefter från steget enligt fig. 6 till den i fig. 2 visade anordningen, där oxidytorna ovanpå chipen på lämpligt sätt avlägsnas och metallise- ringsmönstren för~kontakter 22, 23 och 24 bildas för upprät- tande av elektriska kontakter för anordningen. Kollektor- kontakten 26 anbringas på anordningen i ett efterföljande 7908479-4 ll metalliseringssteg. Därefter kan hela anordningen lämpligen överdragas med en lamplig passiveringsbeläggning och till- ledningar kopplas till emitterelektroderna 22 och 23 och styrelektrod 24. Anordningen monteras därefter inuti ett lämpligt skyddshölje, med kollektorelektroden fäst till höl- jet eller annat ledande underlag, som tjänar som kollektor- koppling.When this step is completed, the basic one is formed the transition configuration required in Fig. 2, with short p (+) - areas located below the oxide 50 to function as a duct for the finished constructed device and with n (+ 1 range, which fills the range between nals 34 and 35 and between p (+) - areas 30 and 31. the effect process then proceeds from the step according to Fig. 6 to the device shown in Fig. 2, where the oxide surfaces on top of the chip is conveniently removed and metallized the contact patterns of contacts 22, 23 and 24 are formed for electrical contacts for the device. Collector- the contact 26 is applied to the device in a subsequent 7908479-4 ll metallization step. Then the whole device can suitably coated with an appropriate passivation coating and wires are connected to the emitter electrodes 22 and 23 and control electrode 24. The device is then mounted inside a suitable protective cover, with the collector electrode attached to the cover jet or other conductive material, which serves as a collector coupling.

Den i fig. 1 och 2 visade anordningen utnyttjar en serpentinbana för vardera av emitterområdena och styr- elektrodområdena och en kollektor på ytan av kristallplattan motsatt emitterelektroderna. Andra konfigurationer kan an-h vändas. Fig. 7 och 8 visar en planarkonfiguration, som är en enkel rektangulär anordning med en ringformad styr- elektrod 80, vilken är placerad mellan en första emitter- elektrod 81 av ringform och en central emitter 82. Den i fig. 8 visade anordningen är innesluten i en baskristall- platta av p(-)-monokristallint kisel 83, vilket kan uppvisa ett inbäddat n(+)-område 84 för reduktion av resistansen i sidled för de olika strömbanorna hos anordningen, vilket leder till den i sidled förskjutna kollektorelektroden 85, som omger emitter 81.The device shown in Figs. 1 and 2 uses a serpentine path for each of the emitter regions and control the electrode areas and a collector on the surface of the crystal plate opposite the emitter electrodes. Other configurations can an-h turned. Figs. 7 and 8 show a planar configuration, which is a simple rectangular device with an annular guide electrode 80, which is located between a first emitter electrode 81 of annular shape and a central emitter 82. The i Fig. 8, the device is enclosed in a base crystal plate of p (-) - monocrystalline silicon 83, which may exhibit an embedded n (+) region 84 for reducing the resistance in laterally for the different current paths of the device, which leads to the laterally displaced collector electrode 85, which surrounds the emitter 81.

Ett ringformat n(+1-område 86 är bildat i anord- ningen, som visas i fig. 8, och i enlighet med föreliggande uppfinning uppvisar det ringformade området 86 en mycket högre konduktivitet än det epitaxiellt utfällda n(-)-0mrå- det 87, som innehåller samtliga övergångar i anordningen.An annular n (+1 region 86 is formed in the device). shown in Fig. 8, and in accordance with the present invention invention, the annular area 86 exhibits a lot higher conductivity than the epitaxially precipitated n (-) - the 87, which contains all the transitions in the device.

Det ringformade området 86 sträcker sig från området under styrelektrodoxiden 88 och angränsar till ändarna på de två ledningskanalerna, som bildas mellan det ringformade p(+)- området 89 och det centrala p(+)-omrâdet 91 beläget under den ringformade emittern 81 respektive den centrala emit- tern 82.The annular area 86 extends from the area below the gate electrode 88 and adjoins the ends of the two the conduits formed between the annular p (+) - area 89 and the central p (+) area 91 located below the annular emitter 81 and the central emitter, respectively tern 82.

Det torde även noteras i fig. 8 att den yttre peri- ferin 9Q för p(+)-ringen 89 uppvisar en stor radie för att befrämja anordningens motståndskraft mot höga'backspän- ningar. 7908479-4 12 att run-område- 95 i fig. s är anordnat för attitill- försäkra god kontakt till kollektorelektrod 85. Kollektor- elektrod 85 är på stort sidledsavstånd från emitter 81 (större än cirka 904um). Kollektorkontakten 85 är omgiven av en p(+)-isolationsdiffusion 96 för att isolera anordnin- gen från andra anordningar på samma chip eller kristallplat- ta.It should also be noted in Fig. 8 that the outer peri- ferin 9Q for the p (+) ring 89 has a large radius for promote the resistance of the device to high back voltages nings. 7908479-4 12 that the run area 95 in Fig. s is arranged for attil- ensure good contact to the collector electrode 85. The collector electrode 85 is at a large lateral distance from emitter 81 (larger than about 904um). The collector contact 85 is surrounded of a p (+) isolation diffusion 96 to isolate the device from other devices on the same chip or crystal plate take.

I anordningen enligt fig. 8, liksom i fig. 2, går strömflöde från emitter 81 och 82 genom bredden på epitaxiel- la området 87 genom området 86. Strömmen strömmar därefter i sidled utåt och därefter upp till kollektorkontakt 85. Liksom i utföringsformen enligt fig. 2 reduceras anordningens resis- tans höggradigt genom det relativt högkonduktiva området 86.In the device according to Fig. 8, as in Fig. 2, current flow from emitters 81 and 82 through the width of the epitaxial la area 87 through area 86. The current then flows in laterally outwards and then up to collector contact 85. Like in the embodiment according to Fig. 2, the resistance of the device is reduced. through the relatively highly conductive region 86.

Vid genomförande av ovannämnda uppfinning torde note- ras att alla typer av kontaktmaterial kan användas för fram- ställning av emitter- och styrelektrodkontakterna. Exempel- vis kan aluminium användas för emitterelektroder, medan ett polykiselmaterial kan användas för den ledande styrelektro- den 80 i fig. 8 eller den ledande styrelektroden 24 i fig. 2.In carrying out the above invention, that all types of contact materials can be used to produce position of the emitter and gate electrode contacts. Example- aluminum can be used for emitter electrodes, while a polysilicon material can be used for the conductive control electrode the 80 of Fig. 8 or the conductive lead electrode 24 of Fig. 2.

Många andra geometrier kan användas för framställ- ning av anordningen enligt uppfinningen, inklusive en mång- fald av par av raka, parallella emitterelement med respekti- ve styrelektroder däremellan och liknande.Many other geometries can be used to make of the device according to the invention, including a variety of fall of pairs of straight, parallel emitter elements with respect- ve gate electrodes in between and the like.

Emitterelektroderna 22 och 23 har visats som separa- ta elektroder, vilka kan vara förbundna med separata lednin- gar. Uppenbarligen kan emittrarna 22 och 23 förbindas di- rekt såsom visas i fig. 8a, där komponenter liknande de i fig. 2 har försetts med liknande hänvisningssiffror.The emitter electrodes 22 and 23 have been shown as separate electrodes, which may be connected to separate wires gar. Obviously, the emitters 22 and 23 can be connected exactly as shown in Fig. 8a, where components similar to those in Fig. 2 has been provided with similar reference numerals.

I fig. 8a är emellertid styrelektroden ett polykisel- skikt 101 (i stället för aluminium) avsatt ovanpå styr- elektrodoxiden 25. Styrelektroden 25 täckes därefter med oxid- skikt 102 och ett ledande skikt 103 förbinder de två emit- terelementen 22 och 23 för bildning av en enda emitterleda- re, som är isolerad från styrelektrod 101. Förbindning göres till styrelektroden vid någon lämplig kantdel på kristall- plattan. 7908479-4 13 Fig. 9 och 10 visar formen för uppmätta kurvor, vil- ka demonstrerar reduktionen i framriktad resistans då områ- det 40 göres höggradigt konduktivt n(+). I fig. 9 uppvisade den testade anordningen ett omrâde 40, vilket hade n(-)- resistiviteten hos det epitaxiella omrâdet. Sålunda är den framriktade resistansen karakteristiskt hög vid olika styr- elektrodförspänningar, såsom visas i fig. 9.In Fig. 8a, however, the gate is a polysilicon. layer 101 (instead of aluminum) deposited on top of the guide the electrode oxide 25. The control electrode 25 is then covered with the oxide layer 102 and a conductive layer 103 connect the two emitters. elements 22 and 23 to form a single emitter conductor. re, which is isolated from control electrode 101. Connection is made to the control electrode at any suitable edge portion of the crystal the plate. 7908479-4 13 Figs. 9 and 10 show the shape of measured curves, which demonstrates the reduction in forward resistance as the area the 40 is made highly conductive n (+). In Fig. 9 shown the tested device had an area 40, which had n (-) - the resistivity of the epitaxial region. Thus it is targeted resistance characteristically high at different electrode biases, as shown in Fig. 9.

I anordningen enligt uppfinningen, där omrâdet 40 är av n(+)-ledningsförmåga, föreligger en dramatisk minsk- ning i inkopplingsresistansen, såsom visas i fig. 10 för _ samtliga styrelektrodspänningar innan hastighetsmättning för elektronerna inträffar.In the device according to the invention, where the area 40 is of n (+) conductivity, there is a dramatic decrease in connection resistance, as shown in Fig. 10 for all control electrode voltages before velocity saturation for the electrons occurs.

Polygonkonfigurationen för emitteromrâdena enligt föreliggande uppfinning framgår bäst av fig. 13, 14 och 15, vilka beskrives nedan.The polygon configuration for the emitter ranges according to the present invention is best seen in Figures 13, 14 and 15, which are described below.

Med hänvisning först till fig. 13 och 14 visas an- ordningen före anbringandet av styrelektrod, emitter- och kollektorelektroder. Tillverkningsprocessen kan vara av vil- ken önskad typ som helst, inklusive D-MOS-tillverkningstek- niken och joninjiceringstekniken, som tidigare beskrivits för bildning av övergången och placering av elektroderna på det mest fördelaktiga sättet.Referring first to Figures 13 and 14, the order before the application of the control electrode, emitter and collector electrodes. The manufacturing process can be the desired type, including D-MOS manufacturing technology and ion injection techniques, as previously described for forming the transition and placing the electrodes on the most advantageous way.

Anordningen beskrives som en N-kanalförbättrings- anordning. Det torde framgå att uppfinningen även kan till- lämpas på P-kanalanordningar och anordningar av drifttyp.The device is described as an N-channel enhancement device. device. It will be apparent that the invention may also be suitable for P-channel devices and devices of the operating type.

Anordningen enligt fig. 13 och 14 uppvisar en mång- fald polygonala emitteromrâden pâ en yta av anordningen, där dessa polygonala områden företrädesvis är av hexagonal form.The device according to Figs. 13 and 14 has a variety of fall polygonal emitter areas on a surface of the device, where these polygonal regions are preferably of hexagonal shape.

Andra former, som t.ex. kvadrater, kan även användas, men den hexagonala formen ger bättre homogenitet i mellanrummen mellan periferierna på angränsande emitterområden.Other forms, such as squares, can also be used, but the hexagonal shape gives better homogeneity in the spaces between the peripheries of adjacent emitter areas.

I fig. 13 och 14 bildas de hexagonala emitterområ- dena i en halvledarkropp eller kristallplatta, vilken kan vara en kristallplatta 120 av N-typ av monokristallint kisel, som uppvisar ett tunt epïtaxiellt N(-r på, vilket bäst framgår av fig. 14. Samtliga övergångar hil- das i det epitaxiella omrâdet 121. Genom användning av lämp- 7908479-4 14 liga masker bildas en mångfald områden av P-typ, som t.ex. områdena 122 och 123 i fig. 13 och 14, i ena ytan på området 121 på halvledarkristallplattan, där dessa områden är gene- rellt av polygonal konfiguration, företrädesvis hexagonal.In Figs. 13 and 14, the hexagonal emitter ranges are formed. these in a semiconductor body or crystal plate, which can be a N-type crystal plate 120 of monocrystalline silicon, which has a thin epitaxial N (-r on, as best seen in Fig. 14. All transitions hil- in the epitaxial region 121. By using appropriate 7908479-4 14 masks form a variety of P-type areas, such as areas 122 and 123 in Figs. 13 and 14, in one surface of the area 121 on the semiconductor crystal plate, where these areas are of polygonal configuration, preferably hexagonal.

Ett mycket stort antal sådana polygonala områden bildas. Exempelvis i en anordning med ytdimensionerna 2,54 - 3,56 mm bildas cirka 6600 polygonala områden för bildning av en total kanalbredd av cirka 558,8 mm. Vardera av de po- lygonala områdena kan uppvisa en bredd, mätt vinkelrätt mot två motsatta sidor av polygonen, av cirka 0,0254 mm eller mindre.A very large number of such polygonal areas formed. For example in a device with the surface dimensions 2.54 - 3.56 mm, approximately 6600 polygonal areas are formed for formation of a total channel width of approximately 558.8 mm. Each of the lygonal areas may have a width, measured perpendicular to two opposite sides of the polygon, of approximately 0,0254 mm or less.

Områdena är åtskilda från varandra med ett avstånd av cirka 0,0152 mm, mätt vinkelrätt mellan angränsande ra- ka sidor på angränsande polygonala områden.The areas are separated from each other by a distance of approximately 0.0152 mm, measured perpendicularly between adjacent pages on adjacent polygonal areas.

P+-områdena 122 och 123 uppvisar ett djup d, som fö- reträdesvis är cirka 5 um för bildning av en hög och till- förlitlig fältkarakteristika. Vardera av P-områdena uppvisar ett yttre platåområde, visat som platäområden 124 och 125 för P-områdena 122 respektive 123 med ett djup s av cirka 1,5 um. Detta avstånd bör vara så litet som möjligt för att reducera kapacitansen för anordningen.The P + regions 122 and 123 have a depth d, which preferably is about 5 μm to form a high and reliable field characteristics. Each of the P-areas shows an outer plateau area, shown as plateau areas 124 and 125 for the P-areas 122 and 123, respectively, with a depth s of approx 1.5 um. This distance should be as small as possible to reduce the capacitance of the device.

Vardera av polygonområdena inklusive polygonala om- råden 122 och 123 upptager polygonala N+-ringområden 126 respektive 127. Platåerna 124 och 125 är belägna under områ- dena 126 respektive 127. N+-områdena 126 och 127 samverkar med ett relativt konduktivt N+-område 128, vilket är N+-om- rådet placerat mellan angränsande polygoner av P-typ för att definiera de olika kanalerna mellan emitterområdena och en kollektorkontakt, som beskrives nedan.Each of the polygonal regions, including polygonal regions, areas 122 and 123 occupy polygonal N + ring areas 126 respectively 127. Plateaus 124 and 125 are located below the 126 and 127, respectively. The N + regions 126 and 127 cooperate with a relatively conductive N + range 128, which is N + council placed between adjacent P-type polygons to define the different channels between the emitter ranges and one collector contact, as described below.

De höggradigt konduktiva N+-områdena 128 bildas på det sätt, som beskrives för föregående utföringsformer och ger en mycket låg framriktad resistans för anordningen.The highly conductive N + regions 128 are formed on the method described for the previous embodiments and gives a very low forward resistance of the device.

I fig. 13 och 14 torde noteras att hela ytan på kris- tallplattan är täckt med ett oxidskikt eller kombinerade konventionella oxid- och nitridskikt, vilka bildas för bild- 7908479-4 15 ning av de olika Övergångarna. Detta skikt visas som isole- ringsskikt 130. Isoleringsskiktet 130 är försett med poly- gonalt formade öppningar, som t.ex. öppningar 131 och 132 omedelbart över polygonala områdena 122 och 123. Öppningarna 131 och 132 har gränser som ligger över emitterringarna 126 och 127 av N+-typ för områdena 122 respektive 123. Oxidban- den 130, som kvarblir efter bildning efter de polygonalt formade öppningarna, definierar styrelektrodoxiden för an- ordningen.In Figs. 13 and 14 it should be noted that the entire surface of the the pine plate is covered with an oxide layer or combined conventional oxide and nitride layers, which are formed for 7908479-4 15 of the various Transitions. This layer is shown as insulating insulation layer 130. The insulating layer 130 is provided with gonally shaped openings, such as openings 131 and 132 immediately over polygonal areas 122 and 123. The openings 131 and 132 have boundaries that exceed the emitter rings 126 and 127 of the N + type for regions 122 and 123, respectively. the 130, which remains after formation after the polygonal shaped openings, defines the gate electrode for the the scheme.

Elektroder kan därefter anbringas på anordningen, såsom visas i fig. 15. Dessa inkluderar ett polykiselnät, 5 som innefattar polykiselsektioner 140, 141 och 142, vilka överligger oxidsektionerna 130.Electrodes can then be applied to the device, as shown in Fig. 15. These include a polysilicon network, 5 comprising polysilicon sections 140, 141 and 142, which overlays the oxide sections 130.

En kiseldioxidbeläggning anbringas därefter ovanpå polykiselnätet 140, visat som beläggningssektioner 145, 146 och 147 i fig. 15, vilken isolerar polykiselkontrollelektro- den och emitterelektroden, vilken därefter utfälles över hela översidan på kristallplattan. I fig. 15 visas emitter- elektroden som ledande beläggning 150, vilken kan bestå av vilket lämpligt material som helst, t.ex. aluminium. En kollektorelektrod 151 anbringas likaså på anordningen.A silica coating is then applied on top the polysilicon mesh 140, shown as coating sections 145, 146 and 147 in Fig. 15, which insulates polysilicon control electrodes. it and the emitter electrode, which is then precipitated over the entire top of the crystal plate. Fig. 15 shows the emitter electrode as conductive coating 150, which may consist of any suitable material, e.g. aluminum. One collector electrode 151 is also applied to the device.

Den erhållna anordningen enligt fig. 15 är av N- kanaltyp, där kana1områden°bildas mellan vardera av de in- dividuella emitterelementen och kroppen på halvledarmateria- let, som slutligen leder till kollektorelektroden 151. Så- lunda bildas ett kanalområde 160 mellan emitterring 126, som är förbunden med emitterelektrod 150, och N+-omrâdet 128, som slutligen leder till kollektorelektroden 151. Kanal 160 inverteras till ledningsförmåga av N-typ vid anbringande av en lämplig kontrollspänning på styrelektrod 140. På liknande sätt bildas kanaler 161 och 162 mellan emitteromrâde 126, som är förbundet med ledaren 150, och omgivande N+-område 128, som leder till kollektor 151. Vid anbringande av en lämplig kontrollspänning till polykiselstyrelektroden (in- klusive finger 14l i fig. 15) blir sålunda kanalerna 161 och 162 ledande för att medge majoritetsbärarledning från emit- terelektroden 150 till kollektorn 151. 7908479-4 16 Vardera av emitterelementen bildar parallella led- ningsbanor, där t.ex. kanalerna 163 och 164 under styr- elektrodelement 142 medger ledning från emitterring 127 och ett emitterband 170 av N-typ till N+-området 128 och däref- ter till kollektorelektroden 151.The obtained device according to Fig. 15 is of N- channel type, where channel regions ° are formed between each of the individual emitter elements and the body of the semiconductor material which ultimately leads to the collector electrode 151. Thus a channel region 160 is formed between emitter ring 126, which are connected to the emitter electrode 150, and the N + region 128, which eventually leads to the collector electrode 151. Channel 160 inverted to N-type conductivity when applied a suitable control voltage on gate 140. On similar channels 161 and 162 are formed between emitter area 126, which is connected to the conductor 150, and surrounding N + area 128, leading to collector 151. Upon application of a appropriate control voltage to the polysilicon control electrode (in- thus including the channel 141 in Fig. 15), the channels 161 and 162 leading to allow majority carrier management from the issuer the electrode 150 to the collector 151. 7908479-4 16 Each of the emitter elements forms parallel conductors. tracks, where e.g. channels 163 and 164 under the control electrode element 142 allows conduction from emitter ring 127 and an N-type emitter band 170 to the N + region 128 and therefrom to the collector electrode 151.

Det torde noteras att fig. 14 och 15 illustrerar ett ändområde 171 av P-typ, som omsluter kanten på kristall- plattan.It should be noted that Figures 14 and 15 illustrate a P-type end region 171 enclosing the edge of the crystal the plate.

Kontakten 150 i fig. 15 är företrädesvis en alumi- niumkontakt. Det torde noteras att kontaktområdet för kon-_ takt 150 ligger fullständigt över och i orientering med den djupare delen av området 122 av P-typ. Detta är fallet efter- som det visade sig att aluminium, som användes för elektro- den 150, kan utsättas för genomslag genom mycket tunna områ- den av materialet av P-typ. Sålunda är ett kännetecken för föreliggande uppfinning att tillförsäkra att kontakten 150 ligger huvudsakligen över de djupare delarna av P-områdena, som t.ex. P-områdena 122 och 123. Detta medger då att de ak- tiva kanalområdena, som definieras av de ringformiga pla- tåerna 124 och 125, kan vara så tunna som önskas för att vä- sentligen reducera anordningens kapacitans.The contact 150 in Fig. 15 is preferably an aluminum niumkontakt. It should be noted that the contact area for con- _ bar 150 is completely above and in orientation with it deeper part of the area 122 of P-type. This is the case after as it turned out that aluminum used for electro- 150, can be exposed through very thin areas. that of the P-type material. Thus, a characteristic of the present invention to ensure that the connector 150 lies mainly over the deeper parts of the P-areas, like for example. Parking areas 122 and 123. This then allows the ak- the channel areas defined by the annular plates toes 124 and 125, may be as thin as desired to significantly reduce the capacitance of the device.

Fig. 11 illustrerar en färdig anordning med använd- ning av det polygonala emïttermönstret i fig. 15. Den färdi- ga anordningen, som visas i fig. 11, är innesluten inom de ritsade områdena 180, 181, 182 och 183, som möjliggör ut- brytning av en mångfald homogena anordningar, vardera med en dimension av 2,54 - 3,56 mm från kroppen på kristallplattan.Fig. 11 illustrates a finished device using the polygonal emitter pattern in Fig. 15. The finished The device shown in Fig. 11 is enclosed within them drawn areas 180, 181, 182 and 183, which enable breaking of a plurality of homogeneous devices, each with one dimension of 2.54 - 3.56 mm from the body of the crystal plate.

De beskrivna polygonala områdena ingår i en mång- fald av kolonner och rader. Exempelvis innehåller dimensio- nen A 65 kolonner av polygonala områden och kan vara cirka 2,10 mm. Dimensionen B kan innehålla 100 rader av polygonala områden och kan vara cirka 3,76 mm. Dimension C, vilken är belägen mellan ett emitterkopplingsskikt 190 och ett styr- elektrodkopplingsskikt 191 kan innehålla 82 rader av poly- gonala element. 7908479-4 17 Emitterskiktet 190 uppvisar en relativt kraftig me- tallsektion, som är direkt förbunden med aluminium-emitter- elektroden 150 och medger bekväm ledningsförbindning för emittern.The described polygonal areas are part of a variety of fold of columns and rows. For example, dimensional A 65 columns of polygonal areas and can be approx 2.10 mm. Dimension B can contain 100 rows of polygonals areas and can be about 3.76 mm. Dimension C, which is located between an emitter coupling layer 190 and a control electrode coupling layer 191 may contain 82 rows of poly- gonala element. 7908479-4 17 The emitter layer 190 has a relatively strong number section, which is directly connected to the aluminum emitter electrode 150 and allows convenient wiring for emittern.

' Emitterförbindningsskiktet 191 är elektriskt för- bundet m ed en mångfald utgående fingrar 192, 193, 194 och 195, som sträcker sig symmetriskt över utsidan på området innehållande de polygonala områdena och åstadkommer elekt- risk förbindning till polykisel-styrelektroden, såsom be- skrives i förbindelse med fig. 12.The emitter connection layer 191 is electrically bound by a plurality of outgoing fingers 192, 193, 194 and 195, which extends symmetrically over the outside of the area containing the polygonal areas and provides electrical risk connection to the polysilicon gate, such as is written in connection with Fig. 12.

Slutligen innehåller den yttre periferin för anord- ningen den djupa diffusionsringen 171 av P+-typ, som kan vara förbunden till en fältplatta 201, som visas i fig. ll.Finally, the outer periphery of the device contains the deep diffusion ring 171 of the P + type, which can be connected to a field plate 201, as shown in Fig. 11.

Fig. 12 visar en del av styrelektrodskiktet 191 och styrelektrodfingrarna 194 och 195. Det är lämpligt att åstadkomma en mångfald kontakter till polykiselelektroden för att reducera R-C-fördröjningskonstanten för anordningen.Fig. 12 shows a part of the gate electrode layer 191 and the control electrode fingers 194 and 195. It is convenient to make a plurality of contacts to the polysilicon electrode to reduce the R-C delay constant of the device.

Polykiselelektroden uppvisar en mångfald områden, inklusive områdena 210, 211, 212 och liknande, som sträcker sig utåt och upptager förlängningar av styrelektrodskiktet och dess element 194 och 195. Polykisel-styrelektrodområdena kan läm- nas exponerade under bildningen av oxidbeläggningen 145 - 146 - 147 i fig. 15 och är icke överdragna av emitter- elektroden S0. Det torde noteras att i fig. 12 är axeln 220 den symmetriaxel 220, som visas i fig. ll. Även om föreliggande uppfinning har beskrivits i förbindelse med en föredragen utföringsform därav, torde många variationer och modifikationer vara uppenbara för fackmannen. Uppfinningen är sålunda icke begränsad genom den specifika beskrivningen därav, utan endast genom bifo- gade patentkrav.The polysilicon electrode exhibits a variety of areas, including areas 210, 211, 212 and the like, which extend outwards and accommodates extensions of the gate electrode layer and its elements 194 and 195. The polysilicon control electrode regions can be exposed during the formation of the oxide coating 145 - 146 - 147 in Fig. 15 and are not coated by the emitter electrode S0. It should be noted that in Fig. 12 the axis is 220 the axis of symmetry 220 shown in Fig. 11. Although the present invention has been described in connection with a preferred embodiment thereof, should many variations and modifications will be apparent the professional. The invention is thus not limited by the specific description thereof, but only by claimed claims.

Claims (14)

7908479-4 18 Patcntkrav7908479-4 18 Patcntkrav 1. MOSFET-anordning för högspänningsbruk med relativt låg in- kopplingsresistans och relativt hög genombrottsspänning, vilken 'anordning innefattar en tunn kristallplatta av halvledarmaterial ,med en första yta och en parallell andra yta, där den första ytan uppvisar första och andra åtskilda emitterelektroder (22, 23, 150), ett styrelektrodisoleringsskikt (25,130) på den första ytan place- rat mellan den första och andra emitterelektroden, och en styr- elektrod (24, 140) på_styrelektrodisoleringsskiktet, en kollektor- elektrod (26, 151) på den andra ytan, första och andra kanaler (34, 35, 161, 162) av en första av ledningsförmågetyperna, åtskil- da från varandra och placerade omedelbart under styrelektrodisole- ringsskiktet (25,130), varvid de motsatta ändarna på den första och den andra kanalen är elektriskt förbundna med emitteromràden (32, 33, 126, 127), som ligger under den första och andra emitter- elektroden, och varvid angränsande ändar på den första och den and- ra kanalen vardera är förbunden med ett gemensamt omrâde (40, 128), vilket är centralt beläget under isoleringsskiktet (25, 130), och vilket uppvisar den andra av ledningsförmågetyperna, samt ett om- råde (87,121) med relativt hög resistivitet av den andra av led- ningsförmågetyperna, vilket ligger under den första och den andra kanalen och det gemensamma omrâdet, k ä n n e t e c k n a d av att det gemensamma området (40, 128) uppvisar en väsentligt högre ledningsförmåga än det underliggande området, varvid det gemensam- ma området och det underliggande omrâdet är anordnade i serie i strömbanan från den första och-den andra emitterelektroden (22, 23, 150) till kollektorelektroden (26, 151).A MOSFET device for high voltage use with relatively low switch-on resistance and relatively high breakdown voltage, which device comprises a thin crystal plate of semiconductor material, with a first surface and a parallel second surface, the first surface having first and second spaced emitter electrodes (22 , 23, 150), a gate electrode insulating layer (25,130) on the first surface placed between the first and second emitter electrodes, and a gate electrode (24, 140) on the gate electrode insulating layer, a collector electrode (26, 151) on the second surface , first and second channels (34, 35, 161, 162) of a first of the conductivity types, separated from each other and located immediately below the control electrode insulating layer (25,130), the opposite ends of the first and second channels being electrically connected with emitter areas (32, 33, 126, 127) located below the first and second emitter electrodes, and adjacent ends of the first and second channels were they are connected to a common area (40, 128), which is centrally located below the insulating layer (25, 130), and which has the second of the conductivity types, and an area (87, 121) with relatively high resistivity of the second of joints. the types of capacity, which lie below the first and second channels and the common area, characterized in that the common area (40, 128) has a significantly higher conductivity than the underlying area, the common area and the underlying area are arranged in series in the current path from the first and second emitter electrodes (22, 23, 150) to the collector electrode (26, 151). 2. Anordning enligt krav 1, k ä n n e t e c k n a d av att den innefattar ett kroppsområde av den andra ledningsförmågetypen, som sträcker sig från kollektorelektroden till det underliggande omrâdet, och att kroppsområdet av den andra ledningsförmågetypen uppvisar en ledningsförmâga, som är väsentligt högre än det under- liggande omrâdet.Device according to claim 1, characterized in that it comprises a body area of the second conductivity type extending from the collector electrode to the underlying area, and that the body area of the second conductivity type has a conductivity which is substantially higher than the landscape area. 3. Anordning enligt krav 2, k ä n n e t e c k n a d av att det underliggande området utgöres av ett epitaxiellt odlat skikt ovan- på kroppsområdet. 7908479-4 19Device according to claim 2, characterized in that the underlying area consists of an epitaxially cultured layer on top of the body area. 7908479-4 19 4. Anordning enligt krav 1, k ä n n e t e c k n a d av att den innefattar första och andra förbindningsområden i kristallplattan av den andra ledningsförmågetypen, som uppvisar en relativt hög ledningsförmàga och ligger under de första och andra emitterelekt- roderna (22, 23) och sträcker sig under isoleringsskiktet (25), så att de förbindes med de angränsande ändarna på den första resp. andra kanalen (34, 35).Device according to claim 1, characterized in that it comprises first and second connection areas in the crystal plate of the second conductivity type, which has a relatively high conductivity and lies below the first and second emitter electrodes (22, 23) and extends below the insulating layer (25), so that they are connected to the adjacent ends of the first resp. second channel (34, 35). 5. Anordning enligt krav 1, k ä n n e t e c k n a d av att iso- leringsskiktet (25, 130) består av kiseldioxid. -Device according to claim 1, characterized in that the insulating layer (25, 130) consists of silica. - 6. Anordning enligt krav 1, k ä n n e t e c k n a d av att den första och andra emitterelektroden (22, 23) och styrelektroden (24) är lângsträckta över en bana på den första ytan.Device according to claim 1, characterized in that the first and second emitter electrodes (22, 23) and the control electrode (24) are elongated over a path on the first surface. 7. Anordning enligt krav 1, k ä n n e t e c k n a d av att den första och andra kanalen (34, 35) utgöres av ytdelarna av respek- tive relativt djupa omrâden (30, 31, 122, 123) av den första led- ningsförmâgetypen, vilka relativt djupa områden vardera uppvisar en avrundad profil, som sträcker sig under och är förskjutna i sid- led från ytterkanten på emitterområdet, som är orienterat med det djupa området.Device according to claim 1, characterized in that the first and second channels (34, 35) consist of the surface parts of respective relatively deep areas (30, 31, 122, 123) of the first conductivity type, which relatively deep areas each have a rounded profile, which extends below and is displaced laterally from the outer edge of the emitter area, which is oriented with the deep area. 8. Anordning enligt krav 1, k ä n n e t e c k n a d av att kana- lerna kan inverteras, då anordningen är i drift eller i operativt tillstànd.Device according to claim 1, characterized in that the channels can be inverted when the device is in operation or in operational condition. 9. Anordning enligt krav 1, bildad genom D-MOS-tillverkningstek- nik, k ä n n e t e c k n a d av att de första och andra emitter- områdena är parallella och långsträckta, att de första och andra kanalerna är i stånd till inversion til1.den andra ledningsförmåge- typen, då anordningen är i drift eller i operativt tillstånd, samt att anordningen uppvisar en hög ledningsförmåga angränsande till den första ytan och en låg ledningsförmåga, som är nödvändig för förmågan att motstå backspänning vid ett djup större än ca 1lpm under denna yta. I 7908479-4 2GDevice according to claim 1, formed by D-MOS manufacturing technique, characterized in that the first and second emitter regions are parallel and elongated, that the first and second channels are capable of inversion to the second conductivity. the type when the device is in operation or in an operational state, and that the device has a high conductivity adjacent to the first surface and a low conductivity, which is necessary for the ability to withstand reverse voltage at a depth greater than about 1lpm below this surface. I 7908479-4 2G 10. Anordning enligt krav 1, k ä n n e t e c k n a d av att den vid den första ytan uppvisar en mångfald symmetriskt placera- de polygonala emitterområden på samma avstånd från varandra, och kanalerna bildar ringar kring den yttre periferin på vardera av de polygonala emitteromràdena.Device according to claim 1, characterized in that it has at the first surface a plurality of symmetrically placed polygonal emitter areas at the same distance from each other, and the channels form rings around the outer periphery of each of the polygonal emitter areas. 11. Anordning enligt krav 1 eller 10, k ä n n e t e c k n a d av att vardera av emitteromrâdena intill den första ytan är hexa- gonala.Device according to claim 1 or 10, characterized in that each of the emitter areas adjacent to the first surface is hexagonal. 12. Anordning enligt krav 10, k ä n n e t e c k n a d av att vardera av de områden, som begränsas av de polygonala emitterområ- dena uppvisar ett relativt djupt centralt område och ett relativt grunt yttre område, varvid det relativt djupa centrala området lig- ger under emitterelektrodanordningarna.12. A device according to claim 10, characterized in that each of the areas bounded by the polygonal emitter regions has a relatively deep central region and a relatively shallow outer region, the relatively deep central region lying below the emitter electrode devices. 13. Anordning enligt krav 1 eller 10, bildad genom D-MOS-till- verkningsteknik, k ä n n e t e c k n a d av att den uppvisar en låg ledningsförmàga, som är nödvändig för förmåga att motstå back~ spänning vid ett djup större än ca 1 pm under den första ytan.Device according to claim 1 or 10, formed by D-MOS manufacturing technique, characterized in that it has a low conductivity, which is necessary for the ability to withstand reverse voltage at a depth greater than about 1 μm below the first surface. 14. Anordning enligt krav 1, k ä n n e t e c k n a d av att den första och andra kanalen består av ändområdena på respektive re- lativt djupa områden, vilka sträcker sig bort från varandra och vilka uppvisar stor yttre krökningsradie.Device according to claim 1, characterized in that the first and second channels consist of the end areas in respective relatively deep areas, which extend away from each other and which have a large external radius of curvature.
SE7908479A 1978-10-13 1979-10-12 MOSFET DEVICE FOR HIGH VOLTAGE USE SE443682B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US95131078A 1978-10-13 1978-10-13
US3866279A 1979-05-14 1979-05-14

Publications (2)

Publication Number Publication Date
SE7908479L SE7908479L (en) 1980-04-14
SE443682B true SE443682B (en) 1986-03-03

Family

ID=26715426

Family Applications (2)

Application Number Title Priority Date Filing Date
SE7908479A SE443682B (en) 1978-10-13 1979-10-12 MOSFET DEVICE FOR HIGH VOLTAGE USE
SE8503615A SE465444B (en) 1978-10-13 1985-07-26 MOSFET DEVICE WITH POLYGONAL CHANNEL STRUCTURE

Family Applications After (1)

Application Number Title Priority Date Filing Date
SE8503615A SE465444B (en) 1978-10-13 1985-07-26 MOSFET DEVICE WITH POLYGONAL CHANNEL STRUCTURE

Country Status (19)

Country Link
JP (2) JP2622378B2 (en)
AR (1) AR219006A1 (en)
BR (1) BR7906338A (en)
CA (2) CA1123119A (en)
CH (2) CH660649A5 (en)
CS (1) CS222676B2 (en)
DE (2) DE2954481C2 (en)
DK (3) DK157272C (en)
ES (1) ES484652A1 (en)
FR (1) FR2438917A1 (en)
GB (1) GB2033658B (en)
HU (1) HU182506B (en)
IL (1) IL58128A (en)
IT (1) IT1193238B (en)
MX (1) MX147137A (en)
NL (1) NL175358C (en)
PL (1) PL123961B1 (en)
SE (2) SE443682B (en)
SU (1) SU1621817A3 (en)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4593302B1 (en) * 1980-08-18 1998-02-03 Int Rectifier Corp Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide
DE3040775C2 (en) * 1980-10-29 1987-01-15 Siemens AG, 1000 Berlin und 8000 München Controllable MIS semiconductor device
US4412242A (en) 1980-11-17 1983-10-25 International Rectifier Corporation Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions
GB2111745B (en) * 1981-12-07 1985-06-19 Philips Electronic Associated Insulated-gate field-effect transistors
CA1188821A (en) * 1982-09-03 1985-06-11 Patrick W. Clarke Power mosfet integrated circuit
US4532534A (en) * 1982-09-07 1985-07-30 Rca Corporation MOSFET with perimeter channel
DE3346286A1 (en) * 1982-12-21 1984-06-28 International Rectifier Corp., Los Angeles, Calif. High-power metal-oxide field-effect transistor semiconductor component
JPS59167066A (en) * 1983-03-14 1984-09-20 Nissan Motor Co Ltd Vertical type metal oxide semiconductor field effect transistor
JPS6010677A (en) * 1983-06-30 1985-01-19 Nissan Motor Co Ltd Vertical mos transistor
JPH0247874A (en) * 1988-08-10 1990-02-16 Fuji Electric Co Ltd Manufacture of mos semiconductor device
US5766966A (en) * 1996-02-09 1998-06-16 International Rectifier Corporation Power transistor device having ultra deep increased concentration region
IT1247293B (en) * 1990-05-09 1994-12-12 Int Rectifier Corp POWER TRANSISTOR DEVICE PRESENTING AN ULTRA-DEEP REGION, AT A GREATER CONCENTRATION
US5404040A (en) * 1990-12-21 1995-04-04 Siliconix Incorporated Structure and fabrication of power MOSFETs, including termination structures
US5304831A (en) * 1990-12-21 1994-04-19 Siliconix Incorporated Low on-resistance power MOS technology
IT1250233B (en) * 1991-11-29 1995-04-03 St Microelectronics Srl PROCEDURE FOR THE MANUFACTURE OF INTEGRATED CIRCUITS IN MOS TECHNOLOGY.
EP0586716B1 (en) * 1992-08-10 1997-10-22 Siemens Aktiengesellschaft Power MOSFET with improved avalanche stability
JPH06268227A (en) * 1993-03-10 1994-09-22 Hitachi Ltd Insulated gate bipolar transistor
DE69321965T2 (en) * 1993-12-24 1999-06-02 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania MOS power chip type and package assembly
EP0660402B1 (en) * 1993-12-24 1998-11-04 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno Power semiconductor device
US5798287A (en) * 1993-12-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Method for forming a power MOS device chip
EP0665597A1 (en) * 1994-01-27 1995-08-02 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe IGBT and manufacturing process therefore
DE69429913T2 (en) * 1994-06-23 2002-10-31 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania Process for the production of a power component using MOS technology
US5817546A (en) * 1994-06-23 1998-10-06 Stmicroelectronics S.R.L. Process of making a MOS-technology power device
EP0697728B1 (en) * 1994-08-02 1999-04-21 STMicroelectronics S.r.l. MOS-technology power device chip and package assembly
US5798554A (en) * 1995-02-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno MOS-technology power device integrated structure and manufacturing process thereof
DE69533134T2 (en) * 1995-10-30 2005-07-07 Stmicroelectronics S.R.L., Agrate Brianza Power component of high density in MOS technology
EP0772242B1 (en) 1995-10-30 2006-04-05 STMicroelectronics S.r.l. Single feature size MOS technology power device
US6228719B1 (en) 1995-11-06 2001-05-08 Stmicroelectronics S.R.L. MOS technology power device with low output resistance and low capacitance, and related manufacturing process
EP0782201B1 (en) * 1995-12-28 2000-08-30 STMicroelectronics S.r.l. MOS-technology power device integrated structure
DE69839439D1 (en) 1998-05-26 2008-06-19 St Microelectronics Srl MOS technology power arrangement with high integration density
US6563169B1 (en) 1999-04-09 2003-05-13 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device with high withstand voltage and a drain layer having a highly conductive region connectable to a diffused source layer by an inverted layer
JP4122113B2 (en) * 1999-06-24 2008-07-23 新電元工業株式会社 High breakdown strength field effect transistor
US6344379B1 (en) 1999-10-22 2002-02-05 Semiconductor Components Industries Llc Semiconductor device with an undulating base region and method therefor
JP4845293B2 (en) * 2000-08-30 2011-12-28 新電元工業株式会社 Field effect transistor
JP2006295134A (en) 2005-03-17 2006-10-26 Sanyo Electric Co Ltd Semiconductor device and method for manufacture
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US10115815B2 (en) 2012-12-28 2018-10-30 Cree, Inc. Transistor structures having a deep recessed P+ junction and methods for making same
US9530844B2 (en) 2012-12-28 2016-12-27 Cree, Inc. Transistor structures having reduced electrical field at the gate oxide and methods for making same
JP5907097B2 (en) * 2013-03-18 2016-04-20 三菱電機株式会社 Semiconductor device
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
EP3183754A4 (en) 2014-08-19 2018-05-02 Vishay-Siliconix Super-junction metal oxide semiconductor field effect transistor
US11489069B2 (en) 2017-12-21 2022-11-01 Wolfspeed, Inc. Vertical semiconductor device with improved ruggedness
US10615274B2 (en) 2017-12-21 2020-04-07 Cree, Inc. Vertical semiconductor device with improved ruggedness

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4015278A (en) * 1974-11-26 1977-03-29 Fujitsu Ltd. Field effect semiconductor device
JPS52106688A (en) * 1976-03-05 1977-09-07 Nec Corp Field-effect transistor
JPS52132684A (en) * 1976-04-29 1977-11-07 Sony Corp Insulating gate type field effect transistor
US4055884A (en) * 1976-12-13 1977-11-01 International Business Machines Corporation Fabrication of power field effect transistors and the resulting structures
JPS5374385A (en) * 1976-12-15 1978-07-01 Hitachi Ltd Manufacture of field effect semiconductor device
US4148047A (en) * 1978-01-16 1979-04-03 Honeywell Inc. Semiconductor apparatus
JPH05185381A (en) * 1992-01-10 1993-07-27 Yuum Kogyo:Kk Handle for edge-replaceable saw

Also Published As

Publication number Publication date
DK512388D0 (en) 1988-09-15
JP2643095B2 (en) 1997-08-20
DE2954481C2 (en) 1990-12-06
JPS6323365A (en) 1988-01-30
CH660649A5 (en) 1987-05-15
CA1123119A (en) 1982-05-04
NL175358B (en) 1984-05-16
DK350679A (en) 1980-04-14
SU1621817A3 (en) 1991-01-15
SE8503615D0 (en) 1985-07-26
HU182506B (en) 1984-01-30
NL7907472A (en) 1980-04-15
JPH07169950A (en) 1995-07-04
SE7908479L (en) 1980-04-14
DK512388A (en) 1988-09-15
DE2940699C2 (en) 1986-04-03
PL218878A1 (en) 1980-08-11
FR2438917B1 (en) 1984-09-07
BR7906338A (en) 1980-06-24
CH642485A5 (en) 1984-04-13
MX147137A (en) 1982-10-13
SE465444B (en) 1991-09-09
IT1193238B (en) 1988-06-15
FR2438917A1 (en) 1980-05-09
GB2033658A (en) 1980-05-21
IT7926435A0 (en) 1979-10-11
DE2940699A1 (en) 1980-04-24
DK512488D0 (en) 1988-09-15
IL58128A (en) 1981-12-31
DK157272C (en) 1990-04-30
ES484652A1 (en) 1980-09-01
CA1136291A (en) 1982-11-23
AR219006A1 (en) 1980-07-15
DK512488A (en) 1988-09-15
CS222676B2 (en) 1983-07-29
DK157272B (en) 1989-11-27
JP2622378B2 (en) 1997-06-18
SE8503615L (en) 1985-07-26
PL123961B1 (en) 1982-12-31
NL175358C (en) 1984-10-16
GB2033658B (en) 1983-03-02

Similar Documents

Publication Publication Date Title
SE443682B (en) MOSFET DEVICE FOR HIGH VOLTAGE USE
US4705759A (en) High power MOSFET with low on-resistance and high breakdown voltage
US4901127A (en) Circuit including a combined insulated gate bipolar transistor/MOSFET
JP6501331B2 (en) Trench gate type MOS semiconductor device
US5338961A (en) High power MOSFET with low on-resistance and high breakdown voltage
US5191396A (en) High power mosfet with low on-resistance and high breakdown voltage
JP2968222B2 (en) Semiconductor device and method for preparing silicon wafer
GB2087649A (en) Semiconductor switching devices
KR20060101389A (en) Esd protective circuit with scalable current strength and voltage strength
SE462309B (en) Semiconductor device for high voltage wires and a semiconductor device with a field plate step which reduces the curvature of the equipotential line of electric field In the semiconductor body
EP0691034A1 (en) Bipolar transistor structure using ballast resistor
US5399892A (en) Mesh geometry for MOS-gated semiconductor devices
CN109273519A (en) The manufacturing method of semiconductor device and semiconductor device
EP0091079A2 (en) Power MOSFET
US5323041A (en) High-breakdown-voltage semiconductor element
US6144067A (en) Strip gate poly structure for increased channel width and reduced gate resistance
US4689655A (en) Semiconductor device having a bipolar transistor with emitter series resistances
KR20010006037A (en) A bipolar transistor structure
US6441446B1 (en) Device with integrated bipolar and MOSFET transistors in an emitter switching configuration
CA1232977A (en) Semiconductor device comprising insulated gate field effect transistors
CN113013223B (en) Method for manufacturing silicon carbide semiconductor device
US6703664B1 (en) Power FET device
KR100300674B1 (en) Slope Concentration Epitaxial Board of Semiconductor Device with Resurf Diffusion
KR20240059627A (en) Power semiconductor devices including multiple gate bond pads
JPS6232648A (en) High-density high-voltage fet

Legal Events

Date Code Title Description
NAL Patent in force

Ref document number: 7908479-4

Format of ref document f/p: F

NUG Patent has lapsed

Ref document number: 7908479-4

Format of ref document f/p: F