RU98102778A - ELECTRICALLY ERASABLE AND PROGRAMMABLE ENERGY INDEPENDENT STORAGE CELL - Google Patents

ELECTRICALLY ERASABLE AND PROGRAMMABLE ENERGY INDEPENDENT STORAGE CELL

Info

Publication number
RU98102778A
RU98102778A RU98102778/28A RU98102778A RU98102778A RU 98102778 A RU98102778 A RU 98102778A RU 98102778/28 A RU98102778/28 A RU 98102778/28A RU 98102778 A RU98102778 A RU 98102778A RU 98102778 A RU98102778 A RU 98102778A
Authority
RU
Russia
Prior art keywords
region
electrode
drain
oxide
storage cell
Prior art date
Application number
RU98102778/28A
Other languages
Russian (ru)
Other versions
RU2168242C2 (en
Inventor
Темпель Георг
Виннерл Йозеф
Original Assignee
Сименс Акциенгезелльшафт
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE19526012A external-priority patent/DE19526012C2/en
Application filed by Сименс Акциенгезелльшафт filed Critical Сименс Акциенгезелльшафт
Publication of RU98102778A publication Critical patent/RU98102778A/en
Application granted granted Critical
Publication of RU2168242C2 publication Critical patent/RU2168242C2/en

Links

Claims (7)

1. Способ эксплуатации электрически стираемой и программируемой энергонезависимой накопительной ячейки, которая образована только одним, образованным переходом исток-канал-сток МОП-транзистором, в котором в полупроводниковой подложке (1) первого типа проводимости выполнены область стока (2) и область истока (3) второго типа проводимости с полярностью, противоположной первому типу проводимости, c находящимся на плавающем потенциале электродом затвора (4), который электрически изолирован от области стока (2) туннельным оксидом (5) и от находящейся между областью стока и областью истока (2, 3) канальной области (9) оксидом затвора (5; 10) и простирается в направлении исток-канал-сток, по меньшей мере, над частью канальной области (9) и частью области стока (2) и c управляющим электродом (7), который электрически изолирован оксидом связи (8) от электрода затвора (4), отличающийся тем, что для программирования накопительной ячейки к управляющему электроду (7) прикладывают высокое отрицательное напряжение, к электроду стока (D) напряжение питания и к электроду истока (S) нуль вольт и для стирания накопительной ячейки к управляющему электроду (7) прикладывают высокое положительное напряжение и к электроду истока (S) отрицательное напряжение, а электрод стока (D) оставляют неподключенным.1. A method of operating an electrically erasable and programmable non-volatile storage cell, which is formed by only one, formed by a source-channel-drain junction by a MOS transistor, in which a drain region (2) and a source region (3) are made in the semiconductor substrate (1) of the first type of conductivity ) of the second type of conductivity with a polarity opposite to the first type of conductivity, with the gate electrode (4) located at the floating potential, which is electrically isolated from the drain region (2) by the tunneling oxide (5) and from between the drain region and the source region (2, 3) of the channel region (9) with gate oxide (5; 10) and extends in the source-channel-drain direction, at least over part of the channel region (9) and part of the drain region ( 2) and with a control electrode (7), which is electrically isolated by coupling oxide (8) from the gate electrode (4), characterized in that for programming the storage cell, a high negative voltage is applied to the control electrode (7), to the drain electrode (D) supply voltage and to the source electrode (S) zero volts and to erase on opitelnoy cell to the control electrode (7) is applied a high positive voltage to the electrode and the source (S) a negative voltage, and a drain electrode (D) is left unconnected. 2. Способ по п. 1, отличающийся тем, что электрод затвора (4) простирается над всей канальной областью (9). 2. The method according to p. 1, characterized in that the gate electrode (4) extends over the entire channel region (9). 3. Способ по п. 1, отличающийся тем, что в накопительной ячейке оксидный слой над канальной областью (9) разделен на первую область оксида затвора (5), которая связывает емкостным образом электрод затвора (4) с канальной областью (9), и на вторую область оксида затвора (10), причем вторая область оксида затвора (10) осуществляет емкостную связь частичной области управляющего электрода (7) с канальной областью (9). 3. The method according to p. 1, characterized in that in the storage cell, the oxide layer above the channel region (9) is divided into the first region of the gate oxide (5), which capacitively connects the gate electrode (4) with the channel region (9), and to the second region of the gate oxide (10), and the second region of the oxide of the gate (10) carries out capacitive coupling of a partial region of the control electrode (7) with the channel region (9). 4. Способ по любому из предыдущих пунктов, отличающийся тем, что в накопительной ячейке туннельный оксид (6) является тоньше, чем оксид затвора (5). 4. The method according to any one of the preceding paragraphs, characterized in that in the storage cell, the tunneling oxide (6) is thinner than the gate oxide (5). 5. Способ по п. 4, отличающийся тем, что в накопительной ячейке оксид затвора (5) простирается в область перехода от области стока (2) к канальной области и частично перекрывает область стока (2). 5. The method according to p. 4, characterized in that in the storage cell, the gate oxide (5) extends into the transition region from the drain region (2) to the channel region and partially overlaps the drain region (2). 6. Способ по любому из предыдущих пунктов, отличающийся тем, что МОП-транзистор выполнен в ванне первого типа проводимости, которая расположена в глубокой ванне второго типа проводимости. 6. The method according to any one of the preceding paragraphs, characterized in that the MOS transistor is made in a bath of the first type of conductivity, which is located in a deep bath of the second type of conductivity. 7. Способ по п. 6, отличающийся тем, что МОП-транзистор вместе со стандартной логической КМОП-схемой и/или высоковольтной схемой расположен в полупроводниковой подложке (1). 7. The method according to claim 6, characterized in that the MOS transistor, together with the standard CMOS logic circuit and / or high-voltage circuit, is located in the semiconductor substrate (1).
RU98102778/28A 1995-07-17 1996-07-08 Electrically erasable and programmable nonvolatile storage cell RU2168242C2 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19526012.0 1995-07-17
DE19526012A DE19526012C2 (en) 1995-07-17 1995-07-17 Electrically erasable and programmable non-volatile memory cell

Publications (2)

Publication Number Publication Date
RU98102778A true RU98102778A (en) 2000-02-10
RU2168242C2 RU2168242C2 (en) 2001-05-27

Family

ID=7767041

Family Applications (1)

Application Number Title Priority Date Filing Date
RU98102778/28A RU2168242C2 (en) 1995-07-17 1996-07-08 Electrically erasable and programmable nonvolatile storage cell

Country Status (9)

Country Link
US (1) US5883832A (en)
EP (1) EP0839390B1 (en)
JP (1) JPH10510681A (en)
KR (1) KR19990029002A (en)
AT (1) ATE179550T1 (en)
DE (2) DE19526012C2 (en)
ES (1) ES2133971T3 (en)
RU (1) RU2168242C2 (en)
WO (1) WO1997004490A1 (en)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6005809A (en) * 1998-06-19 1999-12-21 Taiwan Semiconductor Manufacturing Company, Ltd. Program and erase method for a split gate flash EEPROM
JP4809545B2 (en) * 2001-05-31 2011-11-09 株式会社半導体エネルギー研究所 Semiconductor non-volatile memory and electronic device
TW578321B (en) * 2002-10-02 2004-03-01 Topro Technology Inc Complementary metal-oxide semiconductor structure for a battery protection circuit and battery protection circuit therewith
KR100620218B1 (en) * 2003-12-31 2006-09-11 동부일렉트로닉스 주식회사 Semiconductor device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4399523A (en) * 1979-08-24 1983-08-16 Centre Electronique Horloger Sa Non-volatile, electrically erasable and reprogrammable memory element
US4613885A (en) * 1982-02-01 1986-09-23 Texas Instruments Incorporated High-voltage CMOS process
DE3701649A1 (en) * 1987-01-21 1988-08-04 Siemens Ag Method of fabricating EEPROM memory cells with tunnel current programming using dual polysilicon-NMOS technology
JP3069358B2 (en) * 1989-08-15 2000-07-24 株式会社日立製作所 Semiconductor integrated circuit device
US5077691A (en) * 1989-10-23 1991-12-31 Advanced Micro Devices, Inc. Flash EEPROM array with negative gate voltage erase operation
US5086325A (en) * 1990-11-21 1992-02-04 Atmel Corporation Narrow width EEPROM with single diffusion electrode formation
JP3060680B2 (en) * 1990-11-30 2000-07-10 日本電気株式会社 Nonvolatile semiconductor memory device
US5293328A (en) * 1992-01-15 1994-03-08 National Semiconductor Corporation Electrically reprogrammable EPROM cell with merged transistor and optiumum area
US5396459A (en) * 1992-02-24 1995-03-07 Sony Corporation Single transistor flash electrically programmable memory cell in which a negative voltage is applied to the nonselected word line
US5294819A (en) * 1992-11-25 1994-03-15 Information Storage Devices Single-transistor cell EEPROM array for analog or digital storage
JP3342730B2 (en) * 1993-03-17 2002-11-11 富士通株式会社 Nonvolatile semiconductor memory device
JPH07147095A (en) * 1993-03-31 1995-06-06 Sony Corp Semiconductor nonvolatile storage and decoder circuit
EP0690452A3 (en) * 1994-06-28 1999-01-07 Advanced Micro Devices, Inc. Electrically erasable memory and method of erasure

Similar Documents

Publication Publication Date Title
US5812449A (en) Flash EEPROM cell, method of manufacturing the same, method of programming and method of reading the same
KR100279568B1 (en) Electrically reprogrammable electrically programmable read-only memory cells with merged transistors and optimum area
US5341342A (en) Flash memory cell structure
US4228527A (en) Electrically reprogrammable non volatile memory
US5212541A (en) Contactless, 5v, high speed eprom/flash eprom array utilizing cells programmed using source side injection
US5657271A (en) Nonvolatile semiconductor memory device in which band to band tunneling current is suppressed
EP0023782B1 (en) Semiconductor device comprising earom cells
US4331968A (en) Three layer floating gate memory transistor with erase gate over field oxide region
US4616245A (en) Direct-write silicon nitride EEPROM cell
TW430997B (en) Nonvolatile semiconductor memory device and method for driving the same
EP1306856A3 (en) Fowler-Nordheim (F-N) tunneling for pre-programming in a floating gate memory device
US4972371A (en) Semiconductor memory device
JPS649741B2 (en)
US6653682B1 (en) Non-volatile electrically alterable semiconductor memory device
RU98102778A (en) ELECTRICALLY ERASABLE AND PROGRAMMABLE ENERGY INDEPENDENT STORAGE CELL
JPS6228518B2 (en)
US5019881A (en) Nonvolatile semiconductor memory component
KR100387267B1 (en) Multi-level flash EEPROM cell and method of manufacturing the same
JPH06302828A (en) Nonvolatile semiconductor memory device
JPH0360079A (en) Nonvolatile semiconductor memory
KR100241524B1 (en) Flash memory cell
GB1517927A (en) N-channel field storage transistors
JP2002043448A (en) Integrated circuit and charge method of trap charge layer of memory cell
KR100217900B1 (en) Programming method of a flash memory cell
JP2005197691A (en) Eeprom and flash eeprom