Claims (1)
Кольцевой счетчик, содержащий n D-триггеров с объединенными тактовыми входами, две группы элементов И по n элементов в каждой, n элементов ИЛИ и входную шину, прямые выходы первого - n-го D-триггеров соединены с первыми входами соответственно первого - n-го элементов И первой группы, первый вход первого элемента И второй группы соединен с инверсным выходом n-го D-триггера, первые входы второго - n-го элементов И второй группы соединены с прямыми выходами соответственно первого - (n-1)-го D-триггеров, выходы - с первыми входами соответственно первого - (n-1)-го элементов ИЛИ, выходы первого - (n-1)-го элементов И первой группы соединены с вторыми входами соответственно второго - n-го элементов ИЛИ, отличающийся тем, что в него введены два элемента ИЛИ-НЕ, n RC-элементов и шина сброса, D-триггеры выполнены в виде тактируемых уровнем D-триггеров, шина сброса соединена с первыми входами первого и второго элементов ИЛИ-НЕ, второй вход первого элемента ИЛИ-НЕ соединен с входной шиной, выход - с вторым входом второго элемента ИЛИ-НЕ и с объединенными тактовыми входами D-триггеров, вторые входы первого элемента И второй группы и первого - (n-1)-го элементов И первой группы соединены с выходом второго элемента ИЛИ-НЕ, вторые входы второго - n -го элементов И второй группы и n-го элемента И первой группы соединены с выходом первого элемента ИЛИ-НЕ, выход первого элемента И второй группы соединен с вторым входом первого элемента ИЛИ, выход n-го элемента И первой группы - с первым входом n-го элемента ИЛИ, а выходы первого - n-го элементов ИЛИ через соответствующие RC-элементы соединены с информационными входами соответственно первого - n-го D-триггеров.A ring counter containing n D-flip-flops with combined clock inputs, two groups of AND elements with n elements in each, n OR elements and an input bus, the direct outputs of the first - n-th D-flip-flops are connected to the first inputs, respectively, of the first - n-th elements of the first group, the first input of the first element of the second group is connected to the inverse output of the nth D-trigger, the first inputs of the second to the nth elements of the second group are connected to the direct outputs of the first - (n-1) -th D- triggers, outputs - with the first inputs, respectively, of the first - (n- 1) of the OR elements, the outputs of the first - (n-1) th elements of the first group are connected to the second inputs of the second - n-th OR element, respectively, characterized in that two OR-NOT elements are inserted into it, n RC- elements and a reset bus, D-flip-flops are made in the form of level-triggered D-flip-flops, the reset bus is connected to the first inputs of the first and second elements OR NOT, the second input of the first element OR NOT connected to the input bus, the output to the second input of the second element OR NOT and with combined clock inputs of D-flip-flops, the second inputs of the first element And And the second group and the first - (n-1) -th elements And the first group are connected to the output of the second element OR NOT, the second inputs of the second - the n-th elements And the second group and the n-th element And the first group are connected to the output of the first of an OR element, the output of the first AND element of the second group is connected to the second input of the first OR element, the output of the nth element of the first group is connected to the first input of the nth OR element, and the outputs of the first are of the nth OR element through the corresponding RC- the elements are connected to the information inputs of the first - n-th D-flip-flops, respectively.